MAJORITY의 최소 회로 폭

MAJ 계산을위한 에서 회로의 최소 트리 폭은 $\{\wedge,\vee,\neg\}$ 얼마입니까?

여기 MAJ $:\{0,1\}^n \rightarrow \{0,1\}$ 의 입력들 중 적어도 절반은 IFF에 1을 출력한다 $1$ .

나는 회로의 크기 (다항식이어야 함) 만 신경 쓰며 입력 게이트의 팬 아웃은 임의적 일 수 있지만 입력은 한 번만 읽어야합니다 (이것은 회로의 트리 폭에 영향을 미칩니다-분기) 왜곡 회로로 해석되는 MAJ $\in$ 의 Barrington 정리에서 얻은 프로그램 $\mathsf{NC}^1$ 은 도움이되지 않습니다. 물론 나무 너비가 가장 중요합니다. 깊이 나 다른 매개 변수는 신경 쓰지 않습니다 .

MAJ의 공통 회로 중 일부는 다음과 같습니다.

월러스 트리 회로 (egTheorem 8.9 여기 에 장소 MAJ에 3 대 2 트릭을 사용) $\mathsf{NC}^1$ ?
용감한의 모노톤 $\mathsf{NC}^1$ MAJ 용 회로 (예를 정리 4 여기 )
Batchersort $\log^{O(1)}{n}$ 와 같은 심도 정렬 네트워크
AKS 분류 네트워크

그들 중 어느 것이 경계 또는 다항식 트리 너비를 가지고 있습니까?

아니면 실제로

MAJ에 대해 제한된 트리 폭 회로가 없다고 믿을만한 이유가 있습니까?

JansenSarma 를 통한 1 회 읽기 규정이없는 경우에도 경계 트리 폭 회로에 의해 계산 된 모든 함수는 회로에 의해 계산 될 수 있습니다 . 따라서 이러한 회로 제품군의 불가능 성은 한번의 읽기 회로의 경우 이러한 한계를 더욱 강화할 수 있음을 나타냅니다. $\mathsf{NC}^1$

— 사미
소스

왜 이것이

언어에 사소하지 않습니까? 내가 볼 수있는 한 수식 (예 : 나무)에는 나무 너비

이 있거나 뭔가 빠졌습니까?

{N C}^{1}

$\mathrm{NC}^1$

1

$1$

— Emil Jeřábek

OP는 동일한 변수에 해당하는 수식 트리의 모든 잎을 식별하여주기를 만듭니다.

— Sasho Nikolov

대부분의 회로는 트리 폭 O (log n)로 구현 될 수 있습니다. 회로는 단지 한 번에 하나의 입력 비트를 읽고 입력이 1 인 경우에만 O (log n) 비트를 사용하여 숫자에 1을 추가하는 온라인 알고리즘을 시뮬레이션합니다. 회로의 깊이는 O (n)입니다. ( arxiv.org/pdf/1404.5565v1.pdf ) 의 그림 1을 참조하십시오 . Sasho Nikolov가 지적했듯이 동일한 입력 변수에 해당하는 노드를 식별해야하기 때문에 깊이가 작은 회로는 반드시 나무 폭이 작을 필요는 없습니다.

— Mateus de Oliveira Oliveira

@MateusdeOliveiraOliveira 당신이 지적한 구성은 훌륭하고 간단하며 거의 내가 필요한 것입니다. 내가 정말로 필요한 것은 제한된 나무 너비 (또는 이것이 불가능한 이유에 대한 표시)에서 작동하는 구조입니다. 다른 답변이 있는지 확인하기 위해 며칠 동안 기다릴 것입니다. 그렇지 않으면 (댓글을 답변으로 변환하면) 승인합니다.

— SamiD

@SamiD 나는이 의견을 답변으로 확장했습니다. 나는 당신이 묻는 것의 절반에 불과하기 때문에 이전에 답변으로 게시하지 않았습니다.

— Mateus de Oliveira Oliveira

답변:

사미르의 질문의 절반을 대답.

를 DAG로하고 를 정점의 두 가지 하위 집합 이라고합시다 . 우리가 나타내는 모든 에지의 집합 하나의 엔드 포인트를 가진 및 다른 종점 . 만약 $G=(V,E)$ $V_1,V_2\subseteq V$ $G$ $E(V_1,V_2)$ $G$ $V_1$ $V_2$ $\omega = (v_1,...,v_n)$ $G$

o w (G, ω) = max_{i} | E ({v_{1}, . . ., v_{i}}, {v_{i + 1}, . . ., v_{n}} |

$\mathbf{ow}(G,\omega) = \max_{i}\; |E(\{v_1,...,v_i\},\{v_{i+1},...,v_n\}|$

ω

$\omega$

G

$G$

o w (G) = min_{ω} o w (G, ω),

$\mathbf{ow}(G) = \min_{\omega}\; \mathbf{ow}(G,\omega),$

G

$G$

G

$G$

c w (G)

$\mathbf{cw}(G)$

G

$G$ 순서가 토폴로지인지 아닌지에 관계없이 다음과 같은 불평등 시퀀스가 있습니다. 여기서 및 각각과의 pathwidth treewidth있다 .

t w (G) \leq p w (G) \leq c w (G) \leq o w (G),

$\mathbf{tw}(G) \leq \mathbf{pw}(G) \leq \mathbf{cw}(G)\leq \mathbf{ow}(G),$

p w (G)

$\mathbf{pw}(G)$

t w (G)

$\mathbf{tw}(G)$

G

$G$

우리의 과반수 항 비트 폭 온라인에서 계산할 수 , 따라서에서 treewidth . 회로는 한 번에 하나의 입력 비트 를 읽고 경우에만 비트 가있는 카운터에 를 추가 하는 온라인 알고리즘을 시뮬레이션합니다 . 시작하면 카운터가 으로 초기화됩니다. $n$ $O(\log n)$ $O(\log n)$ $b$ $b$ $O(\log n)$ $b=1$ $0$ . 결국 회로는 카운터 값이 n / 2보다 큰 경우에만 허용합니다. 카운터 레지스터에 하나를 추가하는 회로 ADD의 게이트는 일정한 온라인 폭을 갖는 방식으로 토폴로지 순서대로 정렬 될 수 있음을 쉽게 알 수 있습니다.이 회로는 캐리 온 동작을 구현하기 만하면되기 때문입니다. 전체 회로는 일련의 회로 이며 여기서 의 출력 은 의 입력에 연결되고 의 출력은 COMP의 입력. 이제 모든 게이트가 게이트와 모든 게이트의 앞에 나타나 도록 전체 회로 를 위상 적으로 정렬하면 $C=(ADD_1,ADD_2,...,ADD_n,COMP)$ $ADD_i$ $ADD_{i+1}$ $ADD_n$ $C$ $ADD_i$ $ADD_{i+1}$ $ADD_n$ COMP의 게이트 앞에 나타나면이 위상 순서는 온라인 너비 입니다. 이 구성은 확률 증폭이 로그 온라인 너비로 수행 될 수 있음을 보여주기 위해 내 논문의 그림 1에 설명되어 있습니다. $O(\log n)$

Obs : 회로 C의 깊이는 입니다. $O(n)$

— 마테우스 데 올리베이라 올리베이라
소스

부수적으로, 경로가 아닌 동일한 회로를 사용하지만 루트가 아닌 이진 트리 (루트에서 출력)는 트리 폭 O (log n) 및 깊이 O (log n)를 갖는 회로를 제공합니다.

— daniello

나무에 직접 변환하면 각 가산기에 대해 깊이 O (log n)가 필요하기 때문에 깊이 O ((log n) ^ 2)를 줄 것 같습니다. 그러나 트리 폭이 O (log n) 일 것이라는 점은 사실입니다.

— Mateus de Oliveira Oliveira

물론입니다, 감사합니다! 추가가 DNF로 구현되면 트리 폭과 깊이 O (log n)를 얻지 만 크기는 .

O (n^{3})

$O(n^3)$

— daniello

가산기를 DNF로 표현하는 것은 트리 폭을 늘릴 수 있다는 것입니다. 이제 각 변수는 (처음에는 다항식으로) 많은 절과 공유되기 때문입니다. O (log n) 비트를 사용하여 두 숫자의 추가가 일정한 깊이 및 로그 트리 폭으로 수행 될 수 있음을 보여줄 수 있다면 O (log n)로 깊이를 줄이려는 제안이 효과가 있습니다.

— Mateus de Oliveira Oliveira

음 -상의 부울 함수 입력 비트 및 출력 비트 DNF 깊이 갖는 , 크기 와 treewidth 입력 + 출력 게이트 잎에게 독립적 인 세트를 삭제 보낸 ...

a

$a$

b

$b$

2

$2$

2^{a} + a + b

$2^a + a + b$

\leq a + b

$\leq a+b$

— daniello

질문의 다른 반쪽에 답하십시오-여기에 일정한 상수 의 트리 폭에 대한 하한에 대한 증명 스케치가 있습니다. 경계는 회로의 크기 또는 다른 측면과 무관합니다. 나머지 인수 는 회로이고, 는 의 트리 폭이며 , 은 입력 게이트 수입니다. $c \cdot \log n$ $c$ $C$ $t$ $C$ $n$

첫 번째 단계는 경계 트리 폭의 그래프에 대해 균형 분리 기호 를 사용하는 것 입니다. 회로 (입력 게이트 포함) 게이트는 세 개의 부품으로 분할 될 수있다 , 및 ,되도록 및 과 모두 적어도입력 게이트이며, 과 사이에 아크 (와이어)가 없습니다 . $L$ $R$ $S$ $|S| \leq t+1$ $L$ $R$ $n/3-|S|$ $L$ $R$

나머지 증명에서 우리가 사용할 회로의 유일한 속성은이 파티셔닝입니다. 따라서 증명은 실제로 위와 같이 균형 잡힌 분리기 의 크기에 대한 하한을 제공합니다 . $S$

데 의 손에서 우리가 회로 구조체 에서 다음과 같이 각각의 게이트에 대해 에 개의 이상의 게이트 할 및 하고 확인 및 에 피드 . 에서 로 이어지는 모든 와이어 에 대신 로 이동하십시오 . 에서 로 이어지는 모든 와이어 에 대신 로 이동하십시오 . 하자 $(L,S,R)$ $C'$ $C$ $g$ $S$ $g_L$ $g_R$ $g_L$ $g_R$ $g$ $g$ $L$ $g_L$ $g$ $R$ $g_R$

S^{'} = {g, g_{L}, g_{R} : g \in S} .

$S' = \{g, g_L, g_R : g \in S\}.$

의 각각에 대해 에 assingments 출력 1 입력 게이트들에 (a)에 할당하게한다면하는 회로 확인 (b) 상기 입력 게이트 세트에 할당 출력 사실과 모든 추측 한대로 문 . 회로 , , 를 호출하십시오 . 주 회로 것을 당연히 두 서브 회로들로 나누기 및 되도록 단의 입력 문에 따라 , 전용의 입력 게이트에 의존 $2^{|S'|}$ $S'$ $C'$ $S'$ $C_1$ $C_2$ $C_3 \ldots C_x$ $x \leq 8^t$ $C_i$ $C_i^L$ $C_i^R$ $C_i^L$ $L \cup S'$ $C_i^R$ $R \cup S'$ , 입력 게이트에 대한 할당에 대해 입니다. $C_i = C_i^L \wedge C_i^R$

입력 게이트에 대한 모든 할당에 무슨 일에 대한 몇 가지 생각과 일치하기 때문에 우리는이 . 따라서 우리는 AND 게이트 번호 에 각각 및 의 출력이 공급되는 AND의 ( fanin ) OR의 (fanin ) OR로 회로 를 다시 작성 했습니다. $S'$ $C' = C_1 \vee C_2 \vee C_3 \ldots \vee C_x$ $C$ $8^t$ $2$ $i$ $C_i^L$ $C_i^R$

하자 최상위-AND 게이트들의 집합. 먼저. 이것은 간단한 하한을 합니다. 우리는 더 나은 경계를 증명할 것입니다. $Z$ $2^{|Z|} \geq n/3-|S|$ $\log \log n$ $t$

가정 에 보다 적은 입력 게이트가 포함되어 있다고 wlog로 가정하십시오 . 그런 다음 과 모두 적어도입력 게이트. 비둘기 구멍 원리에 의해, 의 입력 게이트에 2 개의 다른 할당 , 게이트를 true로 설정 하는 것, 를 설정 하는 것, 회로 , 2 개의 상이한 번호 및 가있다. 모두 같은 것을 출력합니다. 그러나 의 입력 게이트에 할당이 있습니다. $2^{|Z|} < n/3-|S|$ $L$ $R$ $L$ $R$ $n/3-|S|$ $i$ $j$ $L$ $i$ $j$ $C_1^L$ $C_2^L \ldots C_x^L$ $R$ 과반수 출력 FALSE 경우가되도록 의 게이트 true로 설정되어 있으면 TRUE를 출력 과반수 게이츠 true로 설정되어있다. 이것은 모순이므로 트리 폭이 이상임을 암시합니다 . $i$ $L$ $j$ $L$ $2^{|Z|} \geq n/3-|S|$ $\log \log n$

이제 더 나은 경계를 보여줍니다 :. 에 보다 적은 입력 게이트가 포함되어 있다고 가정합니다 . 그런 다음 L과 R 모두 적어도입력 게이트. 대한 "모든 거짓"할당을 고려하십시오 . 하자 입력 게이트의 작은 숫자 MAJ 출력 TRUE가 모든 주어진 사실 이러한 설정되어야 거짓으로 설정된다. $|Z| \geq n/3-|S|$ $L$ $R$ $n/3-|S|$ $L$ $r$ $R$ $L$

설정 이후 모두 거짓 정확하게는 입력 게이트 진정한 브랜드 다수결 출력 일부 있어야만 되도록 출력 TRUE가 이렇게 wlog이다 . 실제 입력 게이트 가 보다 작은 모든 할당은 을 false로 설정해야합니다 . 설정 이후 입력 게이트 참하고 의 게이트 입력 에 해당 차종 다수 출력 설정 게이트 적어도 하나에 해당해야 제작사에 $L$ $r$ $R$ $1$ $i$ $C_i^L$ $C_1^L$ $R$ $r$ $C_1^R$ $1$ $L$ $r-1$ $R$ $1$ $1$ $L$ $C_i^L$ 은 대해 true를 합니다. wlog 라고 가정 할 수 있습니다 . 그런 다음 최대 입력 게이트를 true로 설정 한 모든 할당은 을 false로 설정해야합니다. 인수를 번 반복 할 수 있습니다 . 그러나 이것은 의 하한을 지정 합니다. $i \neq 1$ $i=2$ $R$ $r-2$ $C_2^R$ $r$ $|Z| \geq r \geq n/3-|S|$ $c \cdot \log n$ $t$

[이 스케치는 장소에서 약간 손을 gets다는 것을 알고 있습니다. 불분명 한 것이 있는지 묻습니다 ...]

— 다니엘로
소스