최근에 74HC139 IC 의 데이터 시트를보고 프로젝트에 적합한 지 확인하고 다음과 같은 논리 다이어그램을 보았습니다.
이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도
각 입력 Yn에 대해 3 중 입력 NAND 게이트 다음에 2 개의 NOT 게이트가 있습니다. 간단한 부울 논리가 알려주는 것처럼 왜 이것이 필요한지 이해하지 못합니다.
따라서 출력 전에 두 개의 인버터가있는 전자 기반 이유가 있다고 가정합니다. 나는 이전에 인 버팅 버퍼라고 불리는 게이트를 듣지 못했습니다. 이것은 전후에 회로를 분리한다고 가정하지만, 이것의 사용을 이해한다고 주장 할 수 없으므로 깨달음에 감사드립니다!
답변:
가능한 이유 :
게이트를 전환하는 데 필요한 시간은 구동해야하는 용량 성 부하의 양, 트랜지스터의 크기 및 일련의 트랜지스터 수에 따라 다릅니다. 인버터는 하나의 NFET (N- 채널 전계 효과 트랜지스터) 및 하나의 PFET (P- 채널 FET)로 구성됩니다. 3 입력 NAND 게이트는 3 개의 PFET를 병렬로 연결하고 3 개의 NFET를 직렬로 연결합니다. 3 입력 NAND 게이트가 인버터만큼 빠르게 출력을 낮게 전환 하려면 3 개의 NFET 각각 이 인버터 의 단일 NFET보다 3 배 커야합니다.
이와 같은 작은 칩의 경우, 상당한 부하를 구동해야하는 유일한 트랜지스터는 출력 핀에 연결된 것입니다. 인버터로 구동되는 4 개의 출력을 사용하려면 4 개의 큰 PFET와 4 개의 큰 NFET과 작은 것들이 필요합니다. 만약 NFET들에 "1"의 영역을 할당한다면, PFET들은 아마도 약 10의 영역에 대해 아마도 약 1.5의 영역 (P- 채널 재료는 N- 채널만큼 잘 작동하지 않을 것)을 가질 것이다. 출력은 NAND 게이트에 의해 직접 구동되었으므로 12 개의 큰 PFET (총 면적 18)와 12 개의 거대한 NFET (총 면적 36, 총 면적 약 54 )를 사용해야합니다. 20 개의 작은 NFET 및 20 개의 작은 PFET 추가 [각각 12 개 NAND의 경우, 각각 8 개의 인버터의 경우] 회로는 큰 트랜지스터가 소비하는 면적을 80 % 이상으로 44 단위 줄입니다!
출력 핀이 인버터 이외의 "로직 게이트"에 의해 직접 구동되는 경우가 있지만, 이러한 방식으로 구동 출력은 출력 트랜지스터에 필요한 면적을 크게 증가시킨다. 예를 들어 장치에 두 개의 전원 공급 장치 입력이 있고 하나의 전원 공급 장치 만 작동하더라도 출력을 낮게 구동 할 수 있어야하는 경우에만 일반적으로 가치가 있습니다.
NAND 게이트가 명백한 방식으로 만들어지면 (3 개의 병렬 트랜지스터를 GND로, 3 개의 직렬 트랜지스터를 Vdd로), 낮은 소스 성능을 가지게되며 전환이 날카 로워지지 않으며 지연 시간은 부하 커패시턴스에 따라 달라집니다. 버퍼 (또는 논리를 복원하기 위해 2 개)를 추가하면 모든 문제가 해결됩니다.
다음은 일반적인 언 버퍼 드 인버터 (이와 같은 회로도)입니다.
전송 기능 (1 행에 표시된 출력 대 입력)은 다음과 같습니다.
버퍼를 사용하면 선 (1)이 사각형 모양에 훨씬 가깝습니다. (두 번째 줄은 현재의 전류입니다).
칩의 논리를 통신하려는 경우에는 어리석은 일입니다. 내부적으로 일부 버퍼링 단계가 있기 때문에 아마도 이런 식으로 그려집니다. 내부 게이트는 드라이브 용량이 거의없는 매우 작은 크기 일 수 있습니다. 외부로 나가는 신호는 훨씬 더 많은 전류를 소싱 및 싱크 할 수있는 버퍼를 통해 이동해야합니다. 어쨌든이 구현 세부 사항은 그것을 포함하지 않는 논리적 설명으로 만들었습니다. 직렬로 연결된 두 개의 인버터가 전선으로 교체 된 경우 논리는 동일합니다. 그런 다음 출력에 대한 전체 속도 및 전류 드라이브 사양이 있어야합니다. 더 느리고 강력한 NAND 게이트를 구상 할 수도 있습니다.