업계에서 NAND 게이트가 NOR 게이트보다 선호되는 이유는 무엇입니까?

업계에서 NOR 게이트보다 NAND 게이트가 선호되는 곳을 많이 읽었습니다. 온라인에 주어진 이유는 다음과 같습니다.

NAND PMOS (크기 4 및 직렬)와 비교할 때 NAND PMOS (크기 2 및 병렬)로 인해 NAND가 Nor보다 지연이 적습니다.

내 이해에 따르면 지연은 동일 할 것입니다. 이것이 내가 생각하는 방식입니다.

• 절대 지연 (Dabs) = t (gh + p)
• g = 논리적 노력
• h = 전기 노력
• p = 기생 지연
• t = 기술 상수 인 지연 단위

NAND 및 NOR 게이트의 경우 (gh + p)는 (Cout / 3 + 2)가됩니다. 또한 t는 둘 다 동일합니다. 그렇다면 지연이 똑같아 야합니까?

1. NAND는 지연이 적습니다.

당신이 말했듯이, 지연 방정식은 이지만 NAND 의 논리적 노력 g 는 NOR의 노력 보다 적습니다. 2 입력 CMOS NAND 및 NOR 게이트를 보여주는 그림을 고려하십시오. 각 트랜지스터에 대한 수는 크기와 따라서 커패시턴스의 척도입니다.

논리적에 포트는 다음과 같이 계산 될 수있다 . 어느 것이$g = C_{in}/3$

• 2 입력 NAND 및 g = N + $g = 4/3$$g = \frac{n+2}{3}$n 입력 NAND 게이트의 경우
• 2 입력 NOR 및 g = 2 , N + $g = 5/3$$g = \frac{2n+1}{3}$n 입력 NOR 게이트의 경우
• 표 는 위키 를 참조하십시오 .

$h=1$$p=2$ NAND 및 NOR의 경우 입니다. 따라서 NAND는 NOR에 비해 지연이 적습니다.

편집 : 두 가지 포인트가 더 있지만 마지막 포인트에 대해 100 % 확신하지 못합니다.

2. NOR는 더 많은 영역을 차지합니다.

그림에 트랜지스터의 크기를 추가하면 NOR의 크기가 NAND보다 큽니다. 그리고 입력의 수가 증가함에 따라 크기의 차이가 커질 것입니다.

NOR 게이트는 NAND 게이트보다 더 많은 실리콘 영역을 차지합니다.

3. NAND는 비슷한 크기의 트랜지스터를 사용합니다.

다시 그림을 고려하면 NAND 게이트의 모든 트랜지스터는 NOR 게이트와 달리 동일한 크기를 갖습니다. NAND 게이트의 제조 비용이 절감됩니다. 더 많은 입력을 가진 게이트를 고려할 때 NOR 게이트에는 NAND 게이트와 비교할 때 크기 차이가 더 큰 2 가지 크기의 트랜지스터가 필요합니다.

대략적으로 말하면, Nmos 트랜지스터는 Pmos 트랜지스터에 비해 채널 영역 당 전류의 두 배를 허용합니다. Nmos에 동일한 크기의 Pmos 저항의 절반이있는 것처럼 생각할 수 있습니다. Cmos Nand 토폴로지의 방식은 여기에서 볼 수 있듯이 동일한 크기의 트랜지스터를 사용하는 데 적합합니다.

두 입력 중 하나가 낮 으면 단일 Pmos 저항이 출력을 높입니다. 두 입력이 모두 높은 경우 2 개의 Nmos 저항이 있습니다 (~ = 1 Pmos 저항). 모든 트랜지스터가 기술 노드의 최소 크기와 동일한 경우 출력을 높거나 낮게 또는 접지 또는 Vdd에 대한 저항이 동일하므로이 토폴로지가 이상적입니다.

마지막으로, Pmos 트랜지스터가 Nmos뿐만 아니라 공정하지 않은 이유는 PMOS의 대부분을 차지하는 홀의 캐리어 이동도가 낮기 때문입니다. Nmos의 대부분의 운반체는 이동성이 상당히 우수한 전자입니다.

또한 Nand Flash와 Nand Cmos를 혼동하지 마십시오. 낸드 플래시 메모리도 인기가 있지만 그 이유는 다릅니다.