개별 4 단자 MOSFET을 찾는 것이 왜 그렇게 어려운가?

MOSFET이 4 단자 장치라는 것을 알고 있지만 구입할 수있는 거의 모든 개별 MOSFET에는 벌크 / 바디 / 기판이 내부적으로 소스에 연결되어 있습니다. 왜 이런거야? 예를 들어 모든 신체 단자가 VCC 또는 접지에 연결되는 기본 IC 설계 (교육 목적으로)를 브레드 보드 할 때와 같이 특정 유형의 회로에서 사용하는 것이 불편합니다. 이산 4 단자 MOSFET이 그렇게 유용하지 않습니까? 아니면 몇 개의 3 단자 MOSFET으로 시뮬레이션 할 수있는 쉬운 방법이 있습니까?

모 놀리 식 칩의 FET는 대칭이지만, 많은 개별 FET는 소스 / 드레인 연결뿐만 아니라 사용 가능한 표면적을 최대화하려고하는 매우 다른 구조를 가지고 있습니다. 트랜지스터 또는 칩의 벌크 기판 연결은 탁월한 전류 처리 기능을 갖추고 있으며, 모든 단일 트랜지스터가 소스 또는 드레인을 공통점에 연결해야하는 NMOS LSI 칩을 설계하는 경우 성능을 최적화함으로써 기판은 모든 트랜지스터의 소스 또는 드레인 역할을한다. 그러나 대부분의 칩은 벌크 연결을 공통베이스로 사용하여 전류 처리 능력을 낭비하지만 각 트랜지스터의 소스 및 드레인 연결은 독립적이되도록합니다.

일반적인 "이산"MOSFET은 실제로 하나의 트랜지스터가 아니라 수십 또는 수백 개의 트랜지스터가 병렬로 연결됩니다. 모든 트랜지스터는 드레인을 서로 연결해야하므로 기판을 드레인으로 사용하면 LSI 칩에서와 동일한 설계 문제가 발생하지 않습니다. 기판은 외부 단자에 매우 견고하게 연결될 수 있기 때문에, 이러한 디자인은 드레인 전도도를 향상시킬뿐만 아니라 드레인 연결을 위해 상부 금속을 사용할 필요가 없어서 더 많은 금속을 사용하여 소스를 연결할 수있다 . 불행히도, 트랜지스터가 모든 소스가 "메쉬"(연결성에 적합)를 형성하도록 배열되면,베이스는 격리 된 아일랜드로 남게됩니다. 모든베이스를 서로 연결하기 위해 금속 트랙을 실행할 수는 있지만, 그렇게하려면 소스 연결 금속을 여러 스트립으로 세분화 (성능 저하)하거나 추가 금속층과 추가 절연 층을 추가 (비용이 상당히 증가)해야합니다. 각베이스 섹션에는 소스 연결을위한 금속 레이어가 바로 위에 있으므로 소스와베이스를 연결하는 것이 훨씬 쉽습니다.

일반적으로 수행되는 MOSFET (바디 다이오드 역 바이어스) 상태에서 MOSFET을 작동하는 경우 벌크가 소스 또는 훨씬 더 음 (N- 채널)에 상대적으로 더 긍정적 인 전압에 연결 되어도 차이가 없기 때문입니다 ( 소스보다 P 채널).

단일 N- 채널 및 P- 채널 MOSFET을 사용하여 자체 로직 게이트, 전송 게이트 등을 구축하려는 경우 CMOS-IC 4007은 아마도 당신이 찾고있는 것일 것입니다. (하나의 P- / N- 채널 쌍은 인버터로 구성되고, 한 쌍은 V + 및 GND에 부분적으로 연결되며, 한 쌍만 완전히 무료입니다).

다음은 예 입니다.

"이산 형 4 단자 MOSFET은 그렇게 유용하지 않습니까?"

잠재적 인 용도로는 로직 레벨 변환 및 IC 보호가 있습니다. 네 번째 핀은 회로를 비대칭으로 만드는 출력을 입력으로 단락시키는 회로에서 양의 전압 신호를 위해 바이어스되는 다이오드로 변환하는 고유 바디 다이오드의 효과를 변경합니다. Phillips GTL2000에 대한 데이터 시트를 보면 IC 내부의 네 번째 단자가 물리적 구조와 마찬가지로 접지에 연결되어 있다는 것을 알 수 있습니다. 별도의 장치로 복제하려면 네 번째 터미널을 분리해야합니다. 이를 통해 매우 제한적인 절대 최대 전압없이 동일한 유형의 변환 및 보호를 수행 할 수있을뿐만 아니라 해당 장치의 최대 전류, RDS 켜기 등과 같은 다른 매개 변수를 변경할 수 있습니다. GTL2000에는 23 개의 FET (데이터 용 22 개, 소스와 드레인에 연결된 영리한 바이어 싱 트릭을위한 것)은 각각 별도의 핀으로 연결되고, 바디 연결은 모두 동일한 핀 (접지)으로 연결되며, 모든 게이트 연결은 함께 묶여 단일 핀으로 연결됩니다. 원하는 클램핑 전압을 생성하는 전압에 연결됩니다. 유사하게 사용되는 다른 IC는 더 높은 전압을 허용하지만 직렬로 2 개의 피트 (양수 및 음수 전압의 경우 RDSon이 높음)가 있고 음의 바이어스 전압이 필요하거나 클램핑 한계가 낮 으면 로직 레벨을 배제하는 최대 값을 제외하고 유사하게 제한된 사양을 갖습니다. 결과적으로, 실수로 장치를 13.8V로 연결하는 것을 방지하는 양방향 로직 레벨 클램프 및 입력 보호기를 원한다면 직접 롤링해야합니다. 누군가가 이미 mosfet 아날로그 스위치 응용 프로그램을 언급했습니다. 다양한 개별 응용 프로그램을 포함하도록 확장 될 수 있습니다. 또한 별도의 소스 핀과 바디 탭을 사용하면 절연체없이 표면 접지 장치를 납땜 할 수있는 고측 및 플로팅 트랜지스터를 PCB 접지면으로 방열 할 수 있습니다. 그러나 이것은 더 높은 내부 저항으로 인해 원하는 이점을 제공하지 않을 수 있습니다.

대부분의 엔지니어는 아마도 4 터미널 장치를 손에 쥐지 않았을 것이므로 공급 장치에 의해 제한되지 않은 영리한 응용 프로그램이 많이 있습니다.

제조업체는 극소수의 사람들이 사용할 성능 (백 게이트 효과)이 감소 된 작동 모드에 더 비싼 패키지 (4 핀 대 3)를 사용하고 싶지 않을 것입니다.

신중한 트랜지스터가 성능을 비교하기 위해 온 칩 트랜지스터에서 성능이 떨어질 때이 세부 사항에 대해 걱정하는 타당성조차 의심합니다. 차이점 목록에 추가하고 학습 경험으로 사용하기 위해 한 번 더 호출하십시오.

벌크가 소스 또는 전압에 연결된 경우 차이는 없습니다 ... "는 절대적으로 사실이 아닙니다. 벌크가 후면에서 채널을 변조하는 백 백 게이트 효과가 있습니다. 이미 터 팔로어에 사용되는 P- 기판은 항상 1.0이 아닌 0.8의 이득을줍니다. – 플레이스 홀더 Nov 4 '14 at 15:33

@placeholder : 좋아, 대부분의 응용 프로그램에서 차이가 없다고 가정 해 봅시다 ( "정상적으로 말했듯이"). – Curd Nov 4 '14에서 15:42

@placeholder : 나는 당신이 (이미 터 팔로어 대신) 소스 팔로어를 의미한다고 생각합니다 – Curd Nov 4 '14 at 15:45

그렇습니다, 소스는 방출하지 않습니다 ... 그리고 모든 경우에 그것은 스스로 나타나고 눈에.니다. 따라서 신체 효과가 존재할 때 정상입니다. FD-SOI 트랜지스터 만이 영향을 미치지 않습니다 (그러나 다른 문제가 있습니다) – 자리 표시 자 Nov 4 '14 at 15:49

... 그러나 모든 경우에 전혀 문제가되지는 않습니다. 내가 연결 한 예에서와 같이 OP가이를 사용한다고 가정 할 수 있습니다. – Curd Nov 4 '14에서 15:57

너희들은 그것을 놓쳤다. 신체 효과로 인한 성능 차이가 있습니다. 그러나 기능적으로 말하자면, 기판은 NMOS 회로에서 가장 음의 전압이고 PMOS 회로에서 가장 양의 전압이어야합니다. 그렇지 않으면 소스-기판 또는 드레인-기판 전압 사이의 PN 접합이 순방향 바이어스 PN 접합이 될 수 있으며 더 이상 작동하는 FET가 없습니다.

바디를 소스에 연결하고 샘플링 스위치에 NFET를 사용하려면 드레인 전압이 소스 전압보다 낮아지면 어떻게 될까요? 웁스? 본체가 소스에 연결된 경우 드레인 전압이 소스 전압 아래로 떨어질 수 없습니다. 또는 바이 바이 FET와 헬로 다이오드입니다.