고전압 PCB 설계

다음과 같은 전압 레벨로 4 레이어 PCB를 설계하고 싶습니다. GND, 5V, 3.3V 및 80V. 회로에는 3.3V 및 MOSFET 스위치 80V에 의해 구동되는 일부 MOSFET이 있습니다 (필요한 전류는 uA 수준이 매우 낮습니다). 전체 PCB에 적용되는 80V 및 3.3V 신호는 서로 가깝습니다 (일부 지역에서는 20mil 미만).

보호를 위해 하단 레이어에 80V를 유지했습니다. 그리고 다른 전압 레벨과 신호는 최상층과 두번째 층에 있습니다. 그리고 나는 세번째 층을 완전히 접지시킵니다.

아래의 간단한 그림으로 디자인을 표현하려고했습니다.

이제 PCB의 어딘가에 DC 고장 전압이 걱정됩니다. 하나의 다른 고전압과 저전압이 사용되는 회로의 경우 경험이 많지 않습니다. 내 구조가 안전하지 않은지 확실하지 않습니까? 이 문제와 관련하여 유용한 정보를 찾을 수있는 기사 나 출처가 있습니까? 이러한 PCB 설계에 대한 조언이 있습니까? 질문에 필요한 정보가 부족한 경우 문의하십시오.

고전압 클리어런스는 복잡한 주제입니다. 고려해야 할 요소와 표준이 너무 많습니다.

귀하의 경우에는 IPC-2221A "인쇄 보드 회로의 일반 표준"을 준수합니다. 표 6-1에 따르면 "도체 간격": 도체 간 80V 차이 :

내부 레이어-> 0.1mm (3.9 mils)

코팅되지 않은 외부 레이어-> 0.6mm (24mils)

코팅 된 외부 층-> 0.13mm (5 mils)

IPC-2221A는 독점 표준이며 여기서 전체 표를 재현 할 수 없습니다.

이 숫자는 필수는 아니며 최소한의 여유 공간 만 명시했습니다. 더 큰 숫자를 사용합니다.

이전에 언급했듯이 고전력 비아. 그들은 "낮은 전압"쪽에 간격을 유지해야합니다.

스택 업은 상당히 합리적인 것처럼 보이지만 고출력 THT 구성 요소의 핀을 명심하십시오. 그들은 정리를 유지해야합니다.

80V와 다른 저전압 신호 또는 GND 간의 20mils 분리가 충분한 간극이 아닙니다. 최근에 84V 전원 레일이있는 PCB 설계 작업을 수행했습니다. 84V 네트와 다른 신호 사이의 간극이 47mils 이상이되도록해야합니다. 이 허가 금액에 대한 일부 지원 정보를 참조 할 수 있지만 현재이 정보에 액세스 할 수 없습니다. (내일 돌아와서 업데이트하겠습니다).

필자의 경우 모든 84V 레이어를 배치하고 내부 레이어에 연결을 추적하기 위해 조치를 취했습니다. 솔더 마스크가 상당히 얇고 쉽게 긁힐 수 있고 외부 층의 고전압이 잠재적 인 단락에 노출 될 수 있기 때문입니다. 이 디자인의 84V 레일은 uA가 아닌 AMPS를 지원해야하기 때문에 이에 대해 좀 더 걱정해야했다.

편집하다

다음은 PCB 간극 지침과 관련하여 약속 한 정보 입니다. 이 페이지에는 권장 추적 간격을 도와주는 매끄러운 작은 계산기가 있습니다.

FR4의 항복 전압은 300V / mil 이상입니다. 특히 PCB가 열악한 환경 (먼지 + 습도, 곰팡이 등)에있는 경우 연면 (표면 간극)이 더 중요 할 수 있습니다.

가능하면 표면에 인접해야하는 경우 80V 트레이스와 3.3V 트레이스 사이에 접지 된 "가드"도체를 배치하고 가까운 트레이스 또는 기타 구리-구리 간극을 확보하기 전에 80V 라인의 전류를 제한하십시오. .

여기에는 고압 및 고전압 PCB 설계 에 대한 좋은 입문서가 있습니다 (응용 프로그램이 저전압 범위에 적합하지만 직접 적용 할 수는 없음). 예를 들어 코로나를 잊어 버릴 수 있습니다.