추적 교차 분할 전원 평면

인터넷의 대부분의 소스는 분할 전원 플레인을 통한 라우팅 신호와이를 올바르게 수행하는 방법에 대해 설명합니다. 여기서 주요 솔루션은 짧은 리턴 전류 경로를 만드는 것입니다. 접지 전원이 아닌 분할 전원 공급 장치 평면을 통한 신호 라우팅이 신호 무결성에 눈에 띄는 영향을 미치며 조치를 취해야하는지 궁금합니다.

내 상황 :

4 층 PCB :

• 상단 레이어 : 신호
• 내부 평면 : 분할 접지 (아날로그 / 디지털)
• 내부 평면 : 분할 전원 공급 장치 평면 (이 경우 3.3V 디지털 및 3.3V 아날로그가 관련됨)
• 최하층 : 신호

맨 아래 레이어에서 몇 개의 클럭 신호를 디지털 섹션에서 아날로그 섹션으로 라우팅하고 있습니다. 신호는 디지털 섹션과 아날로그 섹션 사이의 파워 플레인 분할을 통과합니다 (갭은 0.5mm 폭). 접지면 (디지털과 아날로그 간 브리지)에 확실한 전류 리턴 경로를 제공하므로 리턴 전류는 문제가되지 않습니다.

클럭 신호는 12MHz 바로 위에 있으며 트레이스는 0.2mm 너비와 최대 길이는 13.4cm입니다. 트레이스는 직렬 저항으로 종료됩니다.

빠른 답변 :

전원 또는 접지면 에서 스플릿을 통과하는 신호 가 잘못되었습니다. 스위칭 속도가 높을수록 (그리고 신호 에지가 빠를수록) 효과는 더 나빠집니다.

긴 대답 :

"접지면 (디지털과 아날로그 사이의 브리지)에 솔리드 전류 리턴 경로를 제공하므로 리턴 전류가 문제가되지 않아야합니다."문제를 이해하지 못했거나 이해할 수 없었습니다. 당신의 진술. 내가 말하는 이유는 "고체 전류 리턴 경로"를 가질 수없고 여전히 분할 평면을 가지고 있기 때문입니다. 거기에는 약간의 견고성이 있어야합니다.

리턴 전류는 신호에 가장 가까운 전원 또는 접지면에서 흐릅니다 . 따라서 귀하의 경우 신호가 최상위 레이어에 있으면 리턴 전류가 접지 레이어에 있습니다. 그러나 신호가 최하위 계층에 있으면 리턴 전류가 전력 계층에 있습니다. 대부분의 중속에서 고속 신호의 경우 리턴 전류가 신호 추적을 따르며 최단 경로를 사용하지 않습니다. 다시 말해, 리턴 전류는 "루프 영역"을 최소화하려고합니다.

신호가 하단에서 상단으로 (또는 그 반대로) 전환되면 복귀 전류도 전환되어 디커플링 캡을 통해 흐릅니다. 따라서 칩에서 너무 멀리 떨어져 있어도 전력에 차이를 만들지 않아도 PCB 전체에 디커플링 캡을 뿌려야합니다.

루프 영역을 최소화하는 것은 신호 무결성, EMI를 최소화하고 ESD의 영향을 줄이는 데 중요합니다.

신호가 전원 / 접지 평면에서 분할을 가로 질러 자르면 귀환 전류가 우회해야합니다. 경우에 따라이 우회는 루프 면적을 2 배 또는 10 배까지 증가시킬 수 있습니다! 이를 피하는 가장 간단하고 가장 좋은 방법은 스플릿에서 신호를 실행하지 않는 것입니다.

일부 보드에는 아날로그 및 디지털 평면이 혼합되어 있거나 일부 시스템에는 여러 개의 전원 레일이 있습니다. 이러한 상황에서 도움이 될 수있는 사항은 다음과 같습니다.

1. 클럭이나 활성 데이터 라인과 같은 경우에는 실제로 분할을 원하지 않습니다. 때로는 독창적 인 PCB 라우팅이 최상의 솔루션이지만 때로는 분할하는 대신 아날로그 / 디지털 평면을 결합하기 만하면됩니다.

2. 저속 신호 또는 대부분 DC 인 신호의 경우 스 플리트를 교차 할 수 있지만 신중하게 선택해야합니다. 가능하면 저항과 캡을 사용하여 에지 속도를 늦추십시오. 일반적으로 저항은 스 플리트를 물리적으로 연결합니다.

3. 0-ohm 저항 또는 캡과 같은 것을 사용하여 두 평면 사이의 신호 리턴 경로를 제공 할 수 있습니다. 예를 들어, 신호가 스플릿을 건너 뛰는 경우 신호 근처의 두 평면 사이에 캡을 추가하면 도움이 될 수 있습니다. 그러나 이것이 잘 이루어지지 않으면 처음에 분할이 발생하는 긍정적 인 영향을 무효화 할 수 있습니다 (IE, 아날로그 잡음이 아날로그 평면으로 가지 않도록). 이를 위해 캡 또는 0 옴 저항을 사용하는 것이 좋은 점은 PCB를 만든 후 디자인을 가지고 놀 수 있다는 것입니다. 당신은 항상 무슨 일이 일어나고 있는지 확인하기 위해 부품을 채우거나 벗길 수 있습니다.

많은 PCB 설계에는 일종의 타협이 수반되지만 꼭 필요한 경우가 아니면 타협하지 마십시오. 그렇게하면 두통이 줄어들고 머리카락이 줄어 듭니다.

또한 스플릿으로 인한 임피던스 변화 문제와 그 의미에 대해 완전히 영광스러워했음을 지적해야합니다. 중요하지만 루프 영역과 항목을 최소화하는 것만 큼 중요하지 않습니다. 그리고 임피던스 변화가 신호 무결성에 어떤 영향을 미치는지 이해하는 것보다 루프 영역을 이해하는 것이 훨씬 쉽습니다.

연석에 대한 몇 가지 일반적인 지혜를 얻어야합니다. 최소한 내가 수행 한 RF 보드의 경우 아날로그와 디지털에 대한 분리 된 접지를 갖지 않음으로써 성능이 향상되는 것을 알았습니다. 대신, 단단한 접지면을 사용하고 단일 통합 접지 노드에 대한 낮은 인덕턴스 / 낮은 저항 경로를 유지하기 위해 접지 타설을 수행하면 내가 수행 한 제품 유형, 주로 소형 (핸드 헬드) 및 RF 헤비 (수신기)에 더 효과적이었습니다. 500 MHz 범위 이상의 송신기.

트레이스 IR 전압 강하를 마이크로 볼트 범위로 낮추기 위해 많은 트레이스 폭이 필요하지 않기 때문에 일반적으로 파워 플레인을 사용하지 않습니다.

또 다른 접근법.

시계 신호가 아날로그 영역으로 들어가는 이유는 무엇입니까? 어쩌면 DAC / ADC의 디지털 측면에 디지털 접지를 가져 오기 위해 비행기를 조종해야 할 수도 있습니다 (여기서 진행되고있는 것으로 가정합니다).

시계는 비아를 통과해서는 안됩니다. 비아를 사용할 때 지불하는 인덕턴스 및 커패시턴스 가격이 있으며 클럭 주파수가 증가하면 결국 당신을 물 것입니다. 또한 디커플링 캡을 통해 클록의 리턴 전류를 강제합니다. 시계를 모두 한 레이어에 두는 것이 가장 좋습니다.

이것은 위의 조언에 추가됩니다.

시계의 속도와 라우팅에 따라 두 평면의 경계에서 장치를 통해 입력하는 것이 좋습니다. 입력은 디지털 평면에 상대적이며 출력은 디지털 평면에 상대적입니다. 아날로그 평면. 클럭이 여러 용도로 사용되는 경우 실제로 ADC와 관련된 클럭 펄스 만 경계를 통과하도록 게이트를 게이트 할 수 있습니다.

분할 전원 플레인에서 시계를 라우팅하면 부정적인 영향을 미칩니다. 다른 사람들이 언급했듯이 하나의 단단한 접지면을 사용하고 아날로그 및 디지털 라우팅을 분리하여 격리시키는 것이 좋습니다. 클럭이 분할 평면을 통과하는 EMI에 대해 걱정할 것입니다 (슬롯 안테나처럼 보임) 클럭 라인의 직렬 종단에서 병렬로 변경하는 것이 좋습니다.

이 유형의 설정에서 교차 분할 평면을 수행 할 수는 없지만 쉽게 정량화 할 수 없다는 위험이 있음을 이해하고 이해해야합니다.

레이아웃을 그대로 유지하려는 경우 Analog Devices (또는 ADC 공급 업체 칩)와 같은 ADC 직원의 일부 앱 노트에서 이러한 유형의 분할 평면 레이아웃을 수행하는 데 어떤 권장 사항이 있는지 확인하고 싶습니다.

안타깝게도, 전기장은 전자가 전자 (전자 신호에 대한 전도도, 비례, 전도도)에 비례하여 가능한 모든 귀환 경로 를 탐색 하게합니다.

예, 임피던스가 낮기 때문에 일부 경로가 선호됩니다. 그러나 다른 경로가 존재하기 때문에 일부 전자는 여전히 다른 경로를 사용합니다.

SkinFrequency (35 마이크론 1 온스 / 피트 ^ 2의 경우 5MHz)보다 훨씬 높은 주파수에서 전자는 호일을 통과 할 시간이 없으며 (대부분) 한쪽에 남아 있습니다. 20MHz에서는 2 개의 SkinDepth 또는 2 * 8.9dB = 18dB 감소 (거의 10 : 1)가 있습니다. 80MHz에서는 4 개의 SkinDepth 또는 4 * 8.9dB = 36dB 감소 (약 180 : 1)가 있습니다. 320MHz (아마 1 나노초 에지)에서는 SkinDepths 8 개 또는 8 * 8.9dB = 72dB 감소 (30,000 : 1 이상)가 있습니다.

포일을 통해 전자가 움직이고 공격자 흔적에서 멀어지는쪽으로 이동하십시오. 평면의 "조용한"쪽에 여전히 I * R 드롭이 있습니다.