이더넷 : 자기 토폴로지는 얼마나 중요합니까?

보드 세트에 이더넷 문제가 있습니다 (6/10이 나쁩니다). 그들은 단지 조립 실 실수일지도 모른다. 그러나 나는 나의 자기 잭에 대해 매우 걱정하고있다.

나는 PHY와 함께 사용했던 잭의 토폴로지로 회로도의 예를 보았지만 찾을 수는 없다고 맹세 할 수 있었다. PHY의 데이터 시트와 제안 된 마그네틱 잭은 토폴로지에서 모두 동일하며 내가 가진 것과 매우 다릅니다.

Bel SI-52003-F 마그네틱 잭 과 함께 SMSC LAN8720AI PHY를 사용하고 있습니다. SI-60152-F와 같이이 PHY에 대해 제안 된 잭과 잭의 변압기 비율 은 동일합니다 (1 : 1). 인덕턴스는 350uH와 동일합니다. 그러나 광산의 질식은 네트워크 측이 아니라 회로 측에 있습니다. 또한 TLA에는 단일 1nF / 2kV 캡에 연결된 탭에서 4 개의 75 옴 저항이 있지만 탭과 75 옴 저항 사이에는 추가 1nF 캡 세트가 있습니다.

가장 큰 차이점은 내 잭이 POE 잭이라는 것입니다. 나는 정확히 같은 것을 사용하는 예제를 찾았다 고 생각했습니다. 따라서 토폴로지는 해당 기능 때문에 분명히 다릅니다.

현재 데이터 시트에 설명되어 있지 않은 오류를 나타내는 11.68Hz에서 LED가 깜박이는 4 개의 양호한 보드, 1 개의 '때때로'보드 및 5 개의 보드가 있습니다.

이것이 얼마나 중요합니까? 물론 그 발자국을 가진 다른 잭은 없습니다.

편집하다

위의 마그네틱 잭에 대해 자세히 설명했습니다. 방금 SI-60152-F를 추천 받았으므로 비교해 보겠습니다. 물론 다른 모든 권장 사항과 마찬가지로 FindChips의 사람에게는 재고가 없습니다.

늦은 편집

내 문제는 이더넷 PLL을 공급 한 크리스탈 레이아웃이었습니다. 다시 말해, 나는 더 표준적인 비 POE 잭을 가지고 갔다.

이더넷 마그네틱 은 특히 네트워크와 회로면 사이의 턴비, 그리고 센터 탭 및 발룬과 같은 다른 파라미터에서 다양합니다. 이더넷 신호 전압은 잘 정의되어 있지만 일부 PHY는 다른 전압에서 작동합니다. 이더넷은 변압기와 결합되어 있기 때문에 변압기를 권선비로 구축 할 수 있으므로 문제가되지 않습니다. 그런 다음 PHY는 네트워크 측에서 이더넷 임피던스가 50Ω이되도록 올바른 임피던스로 작동해야합니다. PHY가 원하는 것을 알 수있는 유일한 방법은 데이터 시트를 보는 것입니다. PHY 데이터 시트에는 필요한 변압기 비율이 나와 있습니다.

POE와 POE는 대부분 네트워크 측에서 센터 탭을 제공하는 문제입니다. 트랜스포머는 네트워크 측에 발룬 (공통 모드 초크)을 포함하는지에 따라 달라질 수 있습니다. 이것은 또한 변압기가 네트워크 측과 회로 측을 갖도록 만듭니다. 1 : 1 비율이더라도 발룬이 회로 쪽에서 무의미하므로 뒤집어서는 안됩니다. 발룬의 목적은 보드에 존재할 수있는 고주파가 케이블을 통해 누출되어 너무 많은 RF를 방출하지 않도록하는 것입니다.

당신은 PoE를 언급했습니다. 적절한 보호 다이오드가 없기 때문에 PoE 장치를 빠르게 분리했다가 다시 삽입하면 PHY 칩이 끊기는 문제가 있습니다. (지금까지 본) 많은 PHY 데이터 시트에 대해서는 언급하지 않았습니다.

Microchip 은이 문제에 대한 훌륭한 주석 ( AN2157 )을 보유하고 있습니다. 즉, RX 및 TX 차동 쌍의 양쪽에 PHY에 대한 다이오드가 있어야합니다 . 이것은 Microchip 애플리케이션 노트의 그림 1에 표시된 (매우) 기본 회로도입니다.

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

나는 당신이 이미이 문제를 해결했다고 말했지만, PoE를 가진 미래의 사람들에게는 이것이 유용하기를 바랍니다.