여러 연산 증폭기 및 BJTS를 사용한 회로 분석에 대한 팁

숙제 연습에서 Vout-vs-Vin 그래프를 스케치하여 먼저 분석적으로 얻어야합니다. Ur과 Vin은 모두 음이 아니며 회로는 다음과 같습니다.

회로에 많은 대칭이있는 것처럼 보이며이 복잡한 회로는 몇 개의 작은 회로로 나눌 수 있습니다. 4 개의 op-amp 스테이지는 모두 전통적인 로그 앰프와 비슷하지만 이 분석에서 함수를 호출하는 것을 우회 할 수 있다고 생각합니다 . 업데이트 : R = 0.5k, Ur = 5V에 대해 수행 한 Lt-spice dc 스윕 그래프입니다. Q3가 처음에는 포화 된 것처럼 보였습니다. $\ln$

복잡한 회로를 분석 할 때 전체 회로를 이미 수행 한 하위 회로로 분류 할 수 있어야합니다. 그런 다음 각 하위 회로의 기능을 이해해야합니다. 시뮬레이션을 통해이 작업을 수행하거나 연구를 수행하고 유사한 회로를 찾을 수 있습니다. 다음 단계는 가능한 경우 서브 회로를 설명하는 방정식을 찾는 것입니다.

중첩은 당신의 친구입니다, 회로의 다른 부분을 제거하고 추가하거나 대체 전압과 전류를 대체하십시오. Q2없이 합산 회로가 어떻게 작동하는지 관찰하십시오. 그런 다음 추가하여 어떻게되는지 확인하십시오. 또한 사인파 입력으로 "녹색"로그 회로를 시뮬레이션합니다. 주파수 영역과 관련된 설계 인 경우 주파수 스윕 또는 AC 분석을 실행하십시오. 이 회로에는 고정 전압이있어 회로의 절반이 DC 고정 값으로 실행되므로 방정식 분석이 더 쉬워집니다.

다음은 로그 회로에서 찾은 정보입니다. Maxim Integrated Log IC

하위 회로와 피드백을 식별 할 수있는 방식으로 회로를 다시 그려서 시작하십시오 (참고 : Ur 대신 Vdd 를 사용했습니다 ).

2 개의 핀만으로 4 개의 서브 회로를 볼 수 있습니다. 이들 모두에 대해 Iin / Vout 또는 Vin / Vout 전송 기능을 작성할 수 있습니다 .

일부 전압의 극성이 주어지고 Op-Apms의 모든 음의 입력에 대한 가상 접지가 있다는 것을 알고 특정 전류와 그 방향을 식별하는 것도 유용합니다.

마지막으로 피드백 경로를 관찰하십시오. 피드백 경로는 출력에서 ​​전압을 가져와 3 * Vout / * (2R) 의 전류를 피드백합니다 .

이제 분석 솔루션을 구축하는 데 필요한 모든 도구를 갖추 었습니다. 특정 조건에서는 피드백이 긍정적이어서 회로 레일을 만들 수 있다는 점에 유의하십시오.

몇 가지 추가 팁 :

피드백없이 회로를 먼저 분석하십시오. 즉, 피드백이라고하는 선을 자릅니다. 그런 다음 피드백이 양수인지 (입력이 증가 할 때 입력에 추가됨) 음수인지 알 수 있습니다.

OP3 Q3부터 시작하십시오. 이제 opamp가 선형 영역에 있으면 두 입력 전압이 충분히 동일하고 비 반전 입력이 0V에 연결되므로 출력은 Ic (Q3) = Ur이되도록 출력됩니다. / R + Iin (섹션 입력) 및 섹션 입력은 가상 접지 노드입니다.

그러면 Ebbers moll은 Ic 및 입력 전류 측면에서 opamp 출력 전압 (= Vbe)을 제공합니다.

동일한 종류의 추론이 OP4 / Q4에 적용되지만 여기서 입력 전류는 Vout / 2R입니다.

다음으로 OP1 / Q1을 고려하십시오. 선형 영역에서 다시 Ic (Q1)는 Ur / R과 같아야합니다 (오프 앰프 입력이 동일해야 함). 따라서 에버 몰은 필요한 Vbe를 제공 ​​할 것입니다. Q3의 이미 터로 약간 음의 전압이 있으므로 OP1의 옵션은 그보다 음의 값이어야합니다.

Q4s Vbe를 알면 이제 IC (Q2)를 계산할 수 있습니다 (에버가 다시 몰리기).