대답:

레이아웃에는 큰 문제가 없습니다. 이더넷 손실은 우리가 사용하는 PHY IC와 쌍을 이루는 경우 삽입 손실에서 0.2dB 사양을 벗어난 것으로 나타났습니다.

질문

기가비트 이더넷의 PCB 라우팅에 눈에 띄는 문제가 있습니까?

기가비트 이더넷에는 PCB상의 구성 요소 레이아웃으로 인해 많은 설계 제약 조건이 있으므로 때로는 모든 설계 규칙을 따르는 것이 불가능합니다. 이 설계는 기가비트 속도를 수행하고 POE 공급을 공급하는 데 필요합니다.

또한 FCC EMC / EMI 및 ESD 테스트를 통과 해야합니다 .

사용 가능한 거의 모든 응용 프로그램 노트 (TI, Intel 등)를 읽었습니다. 내가 아는 한, 나는 최선을 다해 그들을 따라 갔다. 트레이스는 서로 다른 쌍으로 라우팅되며 크로스 토크를 방지 할 수있는 최상의 간격을두고 있습니다. 세그먼트 당 2의 비아 / 스텁의 최소 사용. 그것들은 가능한 한 대칭 적이며, 각 쌍은 1.25mm 내에서 매칭되고, 포스트 자기는 2mm 내에서 매칭됩니다. 여러 전원 플레인이 기준으로 교차되는 것을 피하기 위해 최하위 레이어에 트레이스가 라우팅됩니다.

그러나이 디자인은 평가하기에는 너무 경험이없는 몇 가지 과제를 제시합니다. 즉, 언제 디자인 규칙을 위반하기로 선택하고 어느 정도까지 벗어날 수 있습니다.

구체적으로 특별히

1. RJ45와 마그네틱은 원래 위치에 있어야합니다. RJ45에서 마그네틱까지의 트레이스는 길이가 2mm 이내 이며 모두 차동 쌍으로 배치됩니다. 그러나 약간의 장애물입니다. 이것이 GBE 성능에 문제를 일으킬까요?
2. 제약 조건으로 인해 자기 부에 그 아래에 두 개의 중앙 탭 트레이스가 있습니다 (POE의 경우). 이것이 EMI 문제가됩니까? (어플리케이션 노트는 자기 아래 영역을 피하도록 제안합니다)
3. 포스트 마그네틱에는 크리스탈 오실레이터와 신호에 노이즈를 추가 할 수있는 트랜스포머 (컷 아웃)에주의해야하는 두 가지 기능이 있습니다.
4. 피지 엔드의 VIA / 스텁이 수용 가능한 방식으로 배치되어 있습니까?

이 레이아웃에 누락 된 명백한 단점이 있습니까?

떠오르는 것들 :

• 일반적으로 PCB 트레이스를 맨 아래 레이어와 정확히 동일한 특성을 갖는 전송 라인으로 모델링합니다. 따라서 트레이스 길이에 비아를 놓는 위치에는 큰 차이가 없습니다. 이 "바비처럼 보이는"비아를 서로 바로 옆에 두는 대신, 트레이스의 중간에 유지할 정도로 충분히 오프셋합니다.
• R51, C5는 최상위 계층에도있을 수 있습니다.
• 나는 당신의 xtal이나 CPU의 주파수를 모르지만, 기가비트 이더넷의 125 Mbaud는 그다지 감동하지 않을 것입니다 :), 그러나 당신이 커플 링에 대해 긴장한다면 고전적인 스타를 고려하고 싶을 것입니다- 다중 접지면 아키텍처와 같습니다. 기가비트 이더넷 네트워크 PHY는 2016 년에 최첨단 기술이 아니기 때문에 약간의 간섭이 있어도 작동해야합니다.
• PHY를 90 ° 회전하면 라우팅하는 것이 더 쉬울 수 있지만 파이의 "프로세서 쪽"이 복잡 해지는 순간이 무너질 수 있습니다. 놀이로.
• RJ45 마그네틱 레이아웃이 정상이라고 생각합니다. 나는 아마도 게으르고 변압기의 오른쪽 절반에있는 두 개의 diff 쌍을 커넥터 핀에서 "아래쪽"으로, 왼쪽 절반은 "위쪽"으로 라우팅했을 것이다. 그러나 한 쪽에서 만 마그네틱의 패드에 액세스 해야하는 경우 (인접한 RJ45 핀 사이에 두 개의 흔적을 맞추지 않는 한) 다른 쪽을 교차하는 한 쌍에서 당신을 구하지 못했을 것입니다 ... 토폴로지는 항상 친구가 아닙니다 : /

$\frac15 \frac{c_0}{375\text{ MHz}}= \frac 15 \frac {3\cdot 10^8 \frac{\text m}{\text s}}{3.75 \cdot 10^8\frac1{\text s}}\approx \frac4{15}\approx 0.27\text{ m}=270\text{ mm}$

나는 모든 고속 신호에 대해 단일 레이어 라우팅을 옹호합니다.

GigE 트랙은 자기 측에서 접지를 기준으로하지만 PHY 측에서 전원 레이어를 기준으로합니다. 스티칭 캐패시터 를 사용하지 않으려면 마그네틱 (일부 디 커플러에 명확하게 연결된)의 전원을 레이어 4로 옮기고 레이어 1에서 GigE를 모두 라우팅하면됩니다. 비아가 없으면 불연속성이 없지만 기준 레이어는 자기장에서 PHY까지 견고해야하며 약간의 작업이 필요할 수 있습니다.

즉, 단일 레이어 라우팅의 또 다른 장점이 있습니다. 임피던스 제어 보드에서 두 개의 서로 다른 레이어의 임피던스 는 절대 100 %와 일치하지 않습니다 . 즉, 스티칭 캡을 사용하더라도 레이어 변경시 반사 (거대한 것은 아니지만 존재)가 발생합니다. 일반적인 PCB에서 2 개의 서로 다른 층의 임피던스는 10 % 정도 차이가 나며, 완벽한 반사 경로를 가정하면 9 % 이상의 반사 계수를 갖습니다.

대안으로, 비아와 이더넷 트랙이 레이어 1에있는 레이어 2 그라운드의 영역을 만들 수 있지만 참조 레이어가 레이어 3에서 레이어 2로 변경 되려면 여전히 스티칭 비아 가 필요합니다 .

나는 그들이 어디로 가고 있는지 보여주기 위해 이미지를 가져 왔습니다.

불연속성이 있다는 사실은 바뀌지 않지만 최소한으로 유지합니다. 스티칭 비아는 기준 층 사이에 짧은 경로를 제공하고; 이들이 존재하지 않으면, 리턴 경로는 리턴 전류가 만나는 가장 가까운 지점을 찾아야합니다. 즉, 특정 한계까지 멀어 질수록 불연속성이 커집니다.

일반적으로, 나는 자기장 아래에 어떤 것도 넣지 않으려 고 노력하지만, 당신의 트랙은지면 층에 의해 보호되어 있기 때문에, 그들에게는 큰 문제는 보이지 않습니다.