클록 버퍼 IC는 언제 사용해야합니까?

FPGA에서 7 개의 DAC를 구동하기 위해 회로와 PCB를 설계하고 있습니다. (DAC는 AD9762입니다 )

FPGA의 단일 클록 출력 (PLL 출력 핀에서)으로 모든 7 DAC에서 클록 입력을 구동 할 수 있습니까? 아니면 재난의 요리법입니까?

최대가있는 단일 종단 시계입니다. 주파수 125 MHz의

또는 클럭 버퍼를 사용하여 각 DAC 클럭 입력 전에 클럭을 버퍼링해야합니까?

그렇다면 좋은 클럭 버퍼입니까? ( NB3N551 )

더 좋은 것을 사용할 수 있습니까?

편집 : 죄송합니다, 언급해야합니다 : 모든 DAC는 짧은 (몇 인치) 리본 케이블을 통해 FPGA 보드에 연결된 5 "x5"PCB에 있습니다.

편집 2 : 질문을 다시 말할 수 있다면 : 시계 버퍼의 공간과 비용을 감당할 수 있다면 잠재적 인 부정적인 점이 있습니까? 아니면 이것이 안전한 방법일까요?

— 지프 9911
소스

이러한 특정 칩에 익숙하지는 않지만 가장 먼저해야 할 일은 제조업체의 데이터 시트를 참조하십시오 ( "회로 설계 101"). 초보자를 위해 시계 구동 장치와 DAC에 필요한 것은 무엇입니까? 내가 그로부터 얻을 수있는 것을 알게 된 후에도 여전히 질문이있는 경우 인터넷 포럼에서 질문 할 수 있습니다 ...

— UnconditionallyReinstateMonica

이에 대한 중요한 질문 : FPGA가 출력 핀에서 ~ 25mA를 공급할 수 있습니까? DAC를 FPGA에 가깝게 (2 인치 이내) 배치 할 수 있습니까, 아니면 멀리 떨어진 곳에 배치해야하는 다른 이유가 있습니까? 동시에 (1ns 이내) 업데이트하기 위해 모든 DAC가 필요합니까 아니면 약간 다른 시간에 업데이트해도 괜찮습니까?

— 광자

@mickeyf, 우리는 인터넷 포럼입니다 ... Jeep, DAC 출력 사이의 지터에 문제가 있습니까?

— Kortuk

@mickeyf, 데이터 시트는 실제로 클록 입력 회로 정보가 희박합니다. 또한이 질문으로 기술 지원을 시작했습니다.

— jeep9911

@ThePhoton, 좋은 지적. FPGA가 최대 24mA를 공급할 수 있다고 생각합니다. 또한 DAC가 5 "x5"PCB의 절반에 배치되지만 짧은 (몇 인치) 리본 케이블을 통해 FPGA에 연결될 것이라고 언급 했어야합니다. 통신 애플리케이션을위한 것이기 때문에 DAC를 가능한 한 동시에 업데이트하는 것이 바람직합니다. 하나의 DAC 또는 7 개의 모든 DAC에 대해 ~ 25mA 추정치입니까?

— jeep9911

답변:

이 디자인에서 클럭 팬 아웃 버퍼를 사용하면 아무런 문제가 발생하지 않지만 (전력 및 비용 추가 제외) 실제로 필요한지 의심 합니다.

DAC는 모두 서로 5 인치 이내에 위치하므로 리본 케이블 끝에 하나의 수신 버퍼 만 있으면됩니다. 수신 버퍼의 팬 아웃은 apalopohapa의 답변에서와 같이 각 fanning out 라인에 대해 소스 시리즈 종단이있는 스타이거나 맨 끝에 분할 종단이있는 데이지 체인 일 수 있습니다. 스플릿 터미네이션은 접지에 대한 저항과 하나의 Vcc에 대한 저항이며 R0 ~ VCC / 2에 해당하는 Thevenin을 제공합니다. R0은 트랙 구조에 따라 공칭 전송 라인 임피던스와 일치합니다. 50 옴 특성 임피던스를 사용하는 것이 일반적이지만 75 또는 100 옴과 같은 높은 값을 사용하면 전력을 절약 할 수 있습니다.

DAC간에 최대 5 인치를 사용하면 8ns의 샘플링주기에서 DAC 간의 업데이트 시간이 최대 1ns 차이에 대해 이야기하게됩니다. 시간 차이는 단지 칩들 사이의 트랙 길이에 의존하기 때문에 시간과 온도에 따라 매우 반복 될 수있다.

NB 클럭 신호를 버퍼링하지만 DAC 입력에서 올바른 샘플 및 홀드 타임을 유지하기 위해 지연을 관리하기 위해 데이터 신호를 버퍼링해야합니다.

— 광자
소스

감사. 단일 종단 클럭 팬 아웃 버퍼를 찾기가 어렵습니다. 이상적으로는 1 : 8 인 것을 찾고 싶지만 아직 찾지 못했습니다. 아마도 시리즈 종료와 함께 스타 팬 아웃을 사용할 것입니다. 내 데이터 신호의 경우 버퍼링을 처리하는 74VHC595 시프트 레지스터를 사용하고 있지만 그 출력에 직렬 50ohm을 추가 할 것입니다.

— jeep9911

항상 "제로 지연"클럭 버퍼를 사용할 수 있습니다. Cypress는 1 : 4 및 1 : 8 버퍼의 좋은 소스였습니다. 전에는 25MHz MII 인터페이스에 1 : 4 단일 엔드 인터페이스를 사용했습니다.

— akohlsmith

fpga의 핀에 "가능한 한 가깝게"각 클록 팬 출력에 대해 R 옴 저항 (R을 트레이스의 특성 임피던스로 R을 대체)을 직렬로 배치 할 수 있습니다. fpgas 제공). 이런 식으로 모든 노드의 반사는 소스로 돌아올 때 죽고 다른 입력에서 이중 트리거를 일으키지 않습니다.

— 아 팔로 포파
소스

DACS가 스펙트럼 내용에 대해 아마도 중간 또는 높은 MHz에있는 신호에 대해 0 옴 이상의 입력 임피던스를 가질 것이라고 걱정할 것입니다.

— Kortuk

데이지 체인 라우팅을 사용하는 TTL / CMOS 소스의 경우 접지에 대한 종단은 좋은 생각이 아닙니다. 클럭 소스는 높은 상태에서 약 50mA를 공급해야합니다. VCC / 2에 Thevenin에 50 (또는 트레이스 지오메트리에 따라 60 또는 70)을 제공하는 분할 종단 (저항 분배기)을 사용하는 것이 좋습니다.

— 광자

동의했다. 답변에서 데이지 체인 대안을 제거했습니다.

— apalopohapa 2019 년

좋은 생각. 감사. 나는 DAC 칩의 평가 보드 회로도를보고 있었는데, 모든 디지털 입력과 클럭에서 접지 할 직렬 저항과 저항이있는 것처럼 보인다. 나는 그것을 추가하는 것에 대해 생각하지 않았지만 이것은 좋은 생각이다. <br/> 불행히도 선은 그 보드의 헤더로 이동하기 때문에 값을 제공하지 않는다. 나중에 값을 엉망으로 만들 수 있지만 근사치를 계산하는 방법이 있습니까? 주어진 DAC는 5 인치 이내이며 케이블 길이는 거의 같습니다.

— jeep9911