이더넷 : PHY에서 자기장까지의 거리

이더넷 PHY와 마그네틱의 선호하는 배치에 대해 혼란스러워합니다. 나는 일반적으로 더 가깝을수록 좋다고 생각했습니다. 그러나 SMSC / Microchip 앱 노트 ( http://ww1.microchip.com/downloads/en/AppNotes/en562744.pdf )는 다음과 같이 말합니다.

SMSC는 LAN950x와 자기 사이의 거리는 최소 1.0 인치, 최대 3.0 인치를 권장합니다.

혼란스럽게도 같은 단락의 앞부분에서 읽을 수 있습니다.

이상적으로, LAN 장치는 자기장에 가능한 가깝게 배치해야합니다.

Microchip의 우수한 LANcheck 서비스를 사용했으며 내 설계를 검토하는 전문가는 EMI를 최소화하기 위해 칩과 자기를 최소 1 인치 분리하는 것이 좋습니다.

신호가 이동해야하는 거리를 늘리면 EMI 가 최소화 되는 이유를 모르겠습니다 .

또한 관련 질문 — 다음과 같은 이유를 이해하지 못합니다.

ESD 성능을 최대화하려면 설계자는 통합 자기 / RJ45 모듈과 달리 이산 변압기를 선택해야합니다. 이는 라우팅을 단순화하고 이더넷 프론트 엔드에서 더 큰 분리를 허용하여 ESD / 민감성 성능을 향상시킵니다.

직관적으로, 차폐 된 RJ45 모듈에 내장 된 자기 장치는 트레이스를 포함하는 개별 구성 요소보다 더 나은 솔루션이어야합니까?

요약하면 다음과 같습니다.

• PHY와 마그네틱 사이의 최소 거리를 유지하려고하거나 가능한 한 가까이 배치해야합니까?
• "magjack"또는 별도의 마그네틱과 RJ45 잭을 사용하는 것이 더 낫습니까?

• PHY에서 자기의 첫 번째 목적은 BALUN (또는 인터페이스 BALanced 라인을 언밸런스 IC로 그리고 그 반대로 인터페이스)을 만드는 것입니다. 이는 전체 신호 대역폭에 대해 Common Mode Rejection Ratio CMRR을 크게 향상시킵니다.

• 보조 요구 사항은 임피던스 정합입니다.

• 세 번째 요구 사항은 CMRR을 개선하여 방사 CM 노이즈를 줄이는 것입니다.

• 넷째, 예상되는 EM 분야, ESD 등에 대한 내성을 제공합니다.

  1. 스트레이 커먼 모드 자기장이 근처의 언밸런스 라인에 연결되면 목적을 무효화합니다. 역 제곱 법으로 인해, 자기 코어 크기의 약 2 배 이후의 커플은 적절한 CMRR을 달성하지만 불균형 신호 및 접지 임피던스를 달성하기에 충분할 수 있으며, 경로를 길게하면 CM에서 차동 모드로 변환되는 것보다 다른 노이즈 소스에 노출됩니다. 서로 다른 임피던스의 커플 링 차이로 인해.

  2. 100MHz 범위 이상의 자기 코어는 전도성 세라믹 믹스 인 경향이 있으며 절연성이 더 높은 LF 고 mu 페라이트 코어와 달리 ESD의 전도성 커플 링에 취약합니다.