ADC 샘플링 시간의 목적은 무엇입니까?


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ADC 샘플링 시간의 사용법을 이해하려고합니까?

ADC I의 프로그래밍 가능 샘플링 시간은 100nsec / 500nsec 및 1uSec입니다. 샘플링 시간이 긴 주요 사용 사례는 무엇입니까? 모든 신호에 100nsec을 사용하지 않는 이유는 무엇입니까?

[때때로 샘플링 시간이 다른 이름으로 불린다 고 들었습니다. 회로 샘플에 관심이 있고 변환 직전에 시간을 유지합니다.]

추가 질문 : 샘플링 시간 동안 신호의 진폭이 변하면 어떻게됩니까? 떨어지거나 상승하면? ADC가 신호의 마지막 위치를 차지합니까 아니면 평균화를 생성합니까? 평균을 구할 때 이것의 기초는 무엇이며 어떻게 작동합니까?

ADC 특성 :

커패시터 : 최소 4pF, 최대 : tbd

스위치 저항 : 1.5K min, 6k max

샘플링 시간 : 100nsec, 500nsec (옵션이 더 길지만 관련이 없음)


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ADC 데이터 시트에 대한 링크는 매우 도움이 될 것입니다.
광자

답변:


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많은 ADC 입력 회로는 예측할 수없는 충전 상태의 커패시터를 샘플링하려는 입력에 연결합니다. 입력이 매우 낮은 임피던스 소스이고 "버지"하지 않으면 문제가되지 않습니다. 커패시턴스는 입력 전압과 빠르게 일치합니다. 입력이 중간 임피던스 소스이지만 커패시턴스가 매우 낮은 경우 해당 커패시턴스를 연결하면 입력의 전압이 교란 될 수 있지만 입력의 전압은 비교적 빠르게 올바른 값으로 돌아갑니다. 입력이 고 임피던스 또는 중간 임피던스 소스이고 자체 용량이 큰 경우 (예 : 12 비트 ADC의 경우, ADC의 샘플링 커패시턴스를 수 천 배 초과), 판독 값이 너무 자주 측정되지 않으면 큰 커패시터는 "임피던스가 아닌 낮은 임피던스 소스로 간주 될 수 있습니다

입력 커패시턴스 연결과 판독 사이에 ADC가 충분히 오래 기다리면 입력 커패시턴스 전환으로 인한 장애가 해결 될 수 있습니다. 다른 한편으로, 그러한 정착 시간이 필요하지 않지만 빠른 판독이 필요한 상황이 있습니다. 수집 시간을 프로그래밍 가능하게하면 두 가지 상황을 모두 수용 할 수 있습니다.


이것은 (삭제 된) 답변에서 얻으려고했던 것과 동일하지만 Jason은 나에게 강력하게 동의하지 않았습니다. 어쩌면 나는 충분히 자세하게 설명하지 않았거나 그렇게 이해가되지 않는 방식으로 설명하지 않았을 것입니다.
Kellenjb

Jason의 대답은 꽤 좋습니다. 나는 그것에 대해 당신의 의견을 볼 수 없습니다.
supercat

@Kellenjb : 삭제를 취소하겠습니다. 나는 세부 사항 중 일부에 대해서만 일반적인 생각에 동의하지 않았습니다. (저는 약간의 편집으로 해결할 수 있다고 생각합니다)
Jason S

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샘플링 커패시터가있는 ADC에 대해 이야기한다고 가정합니다 (예 : 가장 일반적인 유형 인 연속 근사 ADC).

내장 멀티플렉서가있는 ADC에 대해 이야기하는 경우 샘플링 시간은 매우 중요합니다. 이는 샘플링 시간이 이전 채널에서 전환 한 후 ADC 샘플링 커패시터의 전압을 안정화시킬 수 있기 때문입니다. ( 내가 쓴 블로그 항목 에서이 문제에 대한 자세한 내용 )

단일 채널의 ADC에 대해 이야기하는 경우, 하나의 신호 만 샘플링하더라도 샘플링 시간은 여전히 ​​중요합니다. ADC 샘플링 커패시터의 전압은 입력에 다시 연결될 때 해당 신호를 따라 잡아야하기 때문입니다. 이전 전압에서 새 전압으로 충전됩니다. 대역폭이 느린 입력 신호가있는 경우 이는 큰 문제가 아니지만 입력 신호가 비교적 빠르게 변하는 경우 충분한 샘플링 시간을 허용하여 샘플링 커패시터가이를 포착 할 수 있도록해야합니다.


단일 신호 ADC에 대한보다 자세한 예 :

신호 주파수와 샘플링 주파수를 비교하십시오. 100kHz 샘플링 주파수를 통한 10kHz 사인파라고 가정 해 봅시다. 그것은 샘플 사이의 36도 위상 변이입니다. 최악의 경우는 신호가 0을 통과 할 때입니다 (하루 길이가 지점이 아닌 춘분에서 가장 빠르게 변하는 것처럼). sin (+18도)-sin (-18도) = 0.618. 따라서 1V 진폭 사인파 (예 : -1V ~ + 1V 또는 오프셋 인 경우 0 ~ 2V)가있는 경우 샘플 간 차이는 0.618V로 높을 수 있습니다.

입력 핀과 ADC 샘플링 커패시터 사이에는 0이 아닌 저항이 있습니다. 최소한 샘플링 스위치 저항이지만 외부 저항이있는 경우 외부 저항도 포함 할 수 있습니다. 그렇기 때문에 샘플링 ADC의 입력에 거의 항상 로컬 스토리지 커패시터를 배치해야합니다. RC 시정 수를 계산하고 샘플링 시간과 비교하여 샘플링 커패시터를 입력 전압에 다시 연결 한 후 과도 전압 감쇠를 확인하십시오. 샘플링 시간이 500nsec이고 해당 RC 시간 상수가 125nsec라고 가정합니다. 즉, 샘플링 시간은 4 시간 상수입니다. 0.618V * e ^ (-T / tau) = 0.618V * e ^ (-4) = 11mV-> ADC 샘플링 커패시터 전압은 여전히 ​​최종 값에서 11mV 떨어져 있습니다. 이 경우 샘플링 시간이 너무 짧습니다. 일반적으로 ADC 비트 수를보고 8 또는 10 또는 12 시간 상수와 같은 것을 기다려야합니다. 과도 전압이 ADC의 1/2 LSB 미만으로 감소하기를 원합니다.

희망이 도움이 ....


감사. 여러 채널의 단일 ADC 엔진으로 인해 시스템이 다중화되었을 수 있습니다. 그러나 관심있는 특정 유스 케이스는 단일 채널 상황입니다. 멀티플렉서를 사용하지 않습니다. 샘플 시간 동안 신호가 급격히 감소하는 경우와 같은 코너 케이스를 파악할 수 있도록 모든 것에 대한 정신 모델을 확립하려고합니다. 어떻게됩니까?
Ktc

예를 들어 편집하겠습니다.
Jason S

좋은 블로그. ADC 앞에있는 RC 필터에 대해 생각해야합니다. 현재는 없습니다 :(
Ktc

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최대 RC = 6K * (4pf * 2) = 48nsec라고 가정하겠습니다. 그렇다면 100nsec 샘플링 시간을 사용하고 싶지는 않습니다. 그것은 단지 2 * tau입니다. (샘플링 커패시턴스가 실제로 4pF이면 4 * tau도 가능합니다.) 그러나 500nsec 샘플링 시간은 12 비트 ADC에 적합한 10.4 tau입니다. (E = 10.4 ^ 2 ^ 14 = 16384부터 14 비트 ADC를위한 충분한 = 33000) 어떤 외부 RC 관해서 ....
제이슨 S

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나는 약간의 연구를했고 일부 TI 애플리케이션 노트는 캡이 내부 ADC 캡의 20 배가 될 것을 권장합니다. 나는 더 많은 연구를하고 ST 사람들과 이야기했으며 8.3K 상수 (12 비트에 충분) 인 1.5K / 8pf 최악의 경우 인 것 같습니다. 마지막 질문은 RC 필터에 50ohm과 160pf를 사용할 수 있습니까?
Ktc
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