병렬 MOSFET


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학교에 갔을 때 기본적인 회로 설계와 그와 같은 것들이있었습니다. 나는 이것이 나쁜 생각이라는 것을 배웠다.

개략도

이 회로 시뮬레이션CircuitLab을 사용하여 작성된 회로도

전류가이 세 퓨즈에 거의 동일하게 흐르지 않기 때문입니다. 그러나 다음과 같이 병렬 트랜지스터와 MOSFET을 사용하는 여러 회로를 보았습니다.

개략도

이 회로를 시뮬레이션

전류는 어떻게 이것을 통과합니까? 똑같이 흐르도록 보장됩니까? 각각 1A의 전류를 처리 할 수있는 3 개의 MOSFET이있는 경우 MOSFET 중 하나를 튀기지 않고 3A의 전류를 끌어낼 수 있습니까?


당신이 본 회로에서, 트랜지스터는 같은 다이에 있었습니까? 이 경우 일치하는 것이 더 좋습니다 (아직 완벽하지는 않습니다).
저스틴

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기본적으로 3 개의 NMOS가 병렬로 있습니다. 그것들이 모두 100 % 동일하고 온도가 같다고 가정하면 전류가 나누어 져 각각 1/3의 1/3을 차지합니다. 그러나 이와 같이 작동하면 NMOS는 스위치로 작동하지 않고 소스 팔로워 로 작동하며 약 2 ~
3V

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참고-퓨즈를 병렬로 연결하는 것은 위험합니다. 하나의 퓨즈로 배선을 보호해야합니다.
vofa

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나는 당신이 그들 사이의 전류 분배에 대해 이것을 알고 있지만, 이와 같은 MOSFET을 병렬화하면 개별 게이트 저항을 사용해야합니다. 그렇지 않으면 파괴적인 발진이 발생합니다.
winny

@ winny : Jack B의 답변에서 언급했듯이 이것은 내가 묻는 것을 설명하기 위해 매우 단순화 된 예제 회로입니다. 이것은 실제 회로가 아닙니다.
BufferOverflow

답변:


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MOSFET을 여러 개 병렬로 연결하면 부하를 매우 잘 공유한다는 점에서 약간 특이합니다. 본질적으로 트랜지스터를 켤 때 각각의 트랜지스터는 약간 다른 온 저항과 약간 다른 전류를 갖습니다. 더 많은 전류를 전달하는 장치는 더 많이 가열되어 저항을 증가시킵니다. 그런 다음 현재를 약간 재분배합니다. 가열이 발생할 수있을 정도로 스위칭 속도가 느리면 자연스럽게로드 밸런싱 효과가 나타납니다.

이제 자연스러운로드 밸런싱이 완벽하지 않습니다. 여전히 불균형으로 끝납니다. 트랜지스터의 매칭 정도에 따라 달라집니다. 하나의 다이에있는 여러 개의 트랜지스터가 별도의 트랜지스터보다 낫고, 동일한 배치에서 같은 나이의 트랜지스터 나 유사한 트랜지스터와 테스트되고 일치하는 것이 도움이 될 것입니다. 그러나 매우 대략적인 숫자로서, 3 개의 1A MOSFET으로 약 2.5A를 전환 할 수있을 것으로 기대합니다. 실제 회로에서는 제조업체의 데이터 시트 및 애플리케이션 노트를보고 권장 사항을 확인하는 것이 좋습니다.

또한 그 회로는 당신이 원하는 것이 아닙니다. 로우 사이드 스위칭에 N 형 MOSFET을 사용하는 것이 좋습니다. 또는 하이 사이드 스위칭을 고수하려면 P 형 MOSFET을 사용하십시오. 또한 스위치가 열려있을 때 게이트가 플로팅되지 않도록 적절하게 배치 된 저항이 필요합니다.


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회로에 게이트 방전 저항이 필요할 것이라고 덧붙일 가치가 있습니다. N 채널 또는 P 채널 MOSFET 사용 여부에 따라 다릅니다.
Steve G

좋은 지적. 편집했습니다.
Jack B

이것은 내가 요구 한 것을 설명하기 위해 단순화 된 예제 회로입니다. 이것은 실제 생활에서는 사용되지 않을 것입니다.
BufferOverflow

"mosfet"라는 용어와 "transistor"라는 단어가 섞여 있기 때문에 답을 읽는 것이 약간 혼란스러워집니다. 나에게 mosfets (nmos와 pmos)는 트랜지스터 (npn과 pnp)와 다릅니다.
K.Mulier

2
MOSFET은 금속 산화물 전계 효과 트랜지스터를 나타냅니다. npn 및 pnp 트랜지스터의 용어는 BJT (Bipolar Junction Transistor)입니다. "트랜지스터"라는 단어의 일반적인 사용법에는 MOSFET, BJT, JFET뿐만 아니라 소비자 용 전자 제품에는 거의 나타나지 않는 터널링 트랜지스터, 나노 와이어 트랜지스터 및 단일 전자 트랜지스터와 같은 더 난해한 것들이 포함된다고 생각합니다.
Jack B

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MOSFET은 단일 디바이스 스케일에서도 동일한 전류 분배에 의존합니다. 채널이 소스와 드레인 사이의 선으로 표시되는 이론적 모델과 달리 실제 디바이스는 최대 전류를 증가시키기 위해 채널 영역을 다이에 분배하는 경향이 있습니다.

여기에 이미지 설명을 입력하십시오

(채널 영역은 육각형 패턴으로 분배됩니다. 사진은 여기 것입니다 )

채널의 일부는 병렬로 연결된 별도의 MOSFET로 생각할 수 있습니다. @Jack B의 자연적인로드 밸런싱 효과 덕분에 채널 일부의 전류 분배는 균일 한 수준에 가깝습니다.


이 이미지는 실제로 MOSFET이 아닌 바이폴라 전력 트랜지스터입니다. HEXFET 인 페이지 상단에 더 가까운 사진 과 비교하십시오 . 구조적 차이는 미묘하지만 게이트 본딩 와이어는 다이 주변의 얇은 금속 스트립에 연결됩니다.
Dave Tweed

1
@DaveTweed 그것은 어떻게 든 무료 단어와 관련이있는 것 같습니다 CMOS와, 그리고 MOSFET와 CMOS. 새로운 이미지가 더 많은 주제가되기를 바랍니다.
Dmitry Grigoryev

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국제 정류기-애플리케이션 노트 AN-941- 병렬 전력 MOSFET

그들의 "요약"(강조 추가) :

  • 기생 발진의 위험을 제거하기 위해 개별 게이트 저항 을 사용하십시오 .
  • 병렬 장치에 열전대단단히 연결 되어 있는지 확인하십시오 .
  • 공통 소스 인덕턴스를 동일하게 유지하고 작동 주파수에서 총 스위칭 손실에 큰 영향을 미치지 않는 값으로 줄입니다.
  • 스트레이 인덕턴스를 최대 작동 전류에서 허용 가능한 오버 슈트를 제공하는 값으로 줄입니다.
  • MOSFET의 게이트가 실질적으로 임피던스가 거의없는 강성 (전압) 소스를 조사하고 있는지 확인하십시오.
  • 게이트 구동 회로의 제너 다이오드는 발진을 일으킬 수 있습니다. 필요한 경우 게이트 디커플링 저항의 드라이버쪽에 배치해야합니다.
  • 게이트 구동 회로의 커패시터는 스위칭 속도를 느리게하여 장치 간의 스위칭 불균형을 증가시켜 발진을 일으킬 수 있습니다.
  • 스트레이 구성 요소는 타이트한 레이아웃으로 최소화되고 구성 요소의 대칭 위치 및 연결 경로에 의해 동일화됩니다.

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거의 3 년 후, 지금이 사실을 발견 한 사람의 이익을 위해 ...이 질문에 대한 답변은 매우 훌륭했지만, 게이트가 서로 직접 연결되어 있으면 기생 진동이 문제가 될 수 있다고 덧붙입니다. 일반적으로 게이트에는 간단한 RC 네트가있어이를 방지 할 수 있습니다. 그렇게

병렬 모 세트

값은 매우 낮을 수 있습니다. 일반적으로 470ohm Rs 및 100pF Cs


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이 문제를 보는 가장 쉬운 방법은 데이터 시트의 소스 저항 드레인을 보는 것입니다. 최악의 경우는 저항이 가장 낮은 장치 하나와 저항이 가장 높은 장치 하나를 사용하는 경우입니다. 각 트랜지스터를 통해 흐르는 전류량을 계산하는 것은 단순한 병렬 저항 문제입니다. 장치를 선택할 때 온도 변화와 장치의 노화 영향을 설명하기 위해 보호 대역을 제공하십시오.


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이것은 고품질 답변이 아니며 다른 답변이 이미 말한 내용에 아무것도 추가하지 않습니다. 양의 온도 저항 계수와 같은 중요한 효과를 완전히 무시하여 다른 사람들이 언급 한 자체 균형 조정 동작을 제공합니다.
Dave Tweed
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