연산 증폭기는 접지 위치를 어떻게 알 수 있습니까?

비록 op-amps로 한동안 작업 해 왔지만 오늘 전에는 다음과 같은 질문이 없었습니다.

먼저 왼쪽의 연산 증폭기 (A)를 고려하십시오. 음극 단자는 접지에 연결되고 양극 단자와 접지 사이에는 작은 전압 가 적용됩니다. 출력 전압이 접지와 관련하여 측정 된 경우 A ⋅ V d로 표시 되어야합니다 .$V_d$$A \cdot V_d$

이제 오른쪽의 연산 증폭기를 고려하십시오 (B). 이번에는 가 접지를 참조하지 않고 음극과 양극 단자 사이에 직접 적용됩니다. 출력 전압이 접지와 관련하여 측정 된 경우 여전히 ? 이 op-amp는 접지의 위치를 ​​모르기 때문에 어떻게 될 수 있습니까? A ⋅ V $V_d$$A \cdot V_d$

땅이 어디에 있는지 어떻게 아는가? 지면은 쉽게 읽을 수 있도록 회로도에 붙인 기호 일뿐입니다. 일반 회로의 구성 요소는 회로도를 읽지 않으므로 접지 위치를 알 수 없습니다.

연산 증폭기 B의 경우 출력 전압은 연산 증폭기가 출력 할 수있는 최대 전압 (공급 레일에 의해 제한됨)이거나 입력의 전압원의 극성에 따라 최소값입니다.

실제로 이러한 회로를 구축하면 문제가 발생합니다. 입력의 전압원에서 다른 것으로의 경로가 없습니다. 따라서 실제 값은 연산 증폭기의 입력 바이어스 전류 및 기타 비 이상적인 동작에 의해 정의되므로 얻을 수있는 것은 대부분 특정 연산 증폭기의 세부 사항의 기능인 이상한 것입니다.

연산 증폭기가 터미널 간의 차이를 증폭시키지 않는 것으로 생각하기가 더 쉬울 것입니다. 실제로 연산 증폭기는 일반적으로 부정적인 피드백으로 작동합니다. 그렇지 않은 경우에는 비교기라고합니다. 따라서 op-amp는 두 입력이 동일하도록 출력 전압을 조정하려고 시도하며 무한 게인을 가진 이상적인 op-amp의 경우 정확하게 맞습니다. 입력은 항상 동일한 전위에있게됩니다.

입력 바이어스 전류는 아래와 같이 동작합니다. 여기서 I1과 I2는 각각의 입력 바이어스 전류이고 I2-I1은 입력 오프셋 전류입니다.

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

입력이 주어진 공통 모드 범위 (Vcc 및 Vee 관련) 내에있는 경우에만 연산 증폭기가 올바르게 작동합니다. 전원 공급 장치에 매우 가까이 있거나 전원 공급 장치 중 하나 또는 둘 모두에서 볼트 또는 2 볼트 떨어져있을 수 있습니다.

오른쪽 예제에서 볼 수 있듯이 I1 + I2에 대한 경로가 없으므로 입력이 공급 레일에 빠르게 접근합니다 (현재 소스가 다소 이상적이지 않습니다).

일부 조건에서 일부 연산 증폭기가 일종의 작업으로 발생할 수 있지만 그것은 당신이 의존 해야하는 것이 아닙니다. 인 버팅 및 비인 버팅 입력에 항상 DC 경로를 제공하십시오. 위의 예는 오프셋 전류 (I2-I1)에 대한 경로 만 제공합니다. 총 바이어스 전류 (I1 + I2)에는 경로가 없습니다.

출력이 정확히 무엇인지에 관해서는 Av v_d (Vcc + Vee) / 2 로 생각할 수 있지만 , op-amp 시간의 오프셋 전압 은 일반적으로 어느 레일에서든 출력을 포화시키기에 충분하기 때문에 미드 레일 가산기 (Vcc + Vee) / 2는 임의의 종류입니다. 잘만되면 그것은 당신에게 의미가 있습니다.

연산 증폭기는 접지 위치를 모릅니다.

연산 증폭기는 차동 증폭기입니다. 두 입력 간의 차이를 증폭시키고 모든 공통 모드 전압을 (이상적으로) 무시합니다. 다이어그램에서 두 회로 사이에는 차이가 없습니다. 연산 증폭기의 출력은 접지를 기준으로하지 않습니다. 출력 바이어스 포인트는 아마도 두 공급 장치 사이의 중간에 가깝습니다. 입력을 함께 단락시켜 측정을 시도 할 수 있지만 입력 바이어스 전압 및 전류도 처리해야합니다. 아마도 그만한 가치가 없을 것입니다.

다행히도 출력 바이어스 포인트 또는 "실제"기준 전압에 대해 걱정할 필요가 없습니다.이 전압은 연산 증폭기의 일반적인 용도에 관계가 없기 때문입니다. 연산 증폭기를 비교기로 사용하는 경우 작은 차동 전압에서도 출력이 가능한 한 양의 값이거나 가능한 한 음의 값이되기를 원합니다. 선형 회로에서 연산 증폭기를 사용하는 경우 음의 피드백을 사용하면 출력이 양의 입력을 기준으로합니다.

실제 물리 연산 증폭기는 완벽한 차동 증폭기가 아니므로 실제 공통 모드 전압은 출력에 작은 영향을 미칩니다. Phil의 답변에서 알 수 있듯이 op-amp의 구성도 중요합니다. 그러나 나는 그것이 당신이 요구하는 것에 중요하지 않다고 생각합니다. 연산 증폭기는 회로에서 수행하려는 작업을 수행하도록 제작되지 않았습니다.

opamp 내부의 다음 기본 도면을 참조하십시오.

입력 트랜지스터는베이스 전류가 필요합니다. 전류는 일반적으로 1uA 미만입니다. opamp는 자신이 얼마나 많은 양을 스스로 결정하지만 사용 가능해야하며 두 입력 모두 트랜지스터 내부로 향해야합니다. +와-입력 사이에만 "무언가"를 연결하면, "무언가"는 새로운 전하를 생성해야하기 때문에 전류가 동시에 트랜지스터를 향할 수 없습니다. Kirchoff의 법칙입니다.

실제 opamp 회로에서 입력베이스 전류 (= 바이어스 전류)의 길은 입력과 공급 전압 레일 또는 GND 사이의 전도성 부분입니다. 이 경우 (입력 트랜지스터 이미 터의 화살표 참조) -VE 공급 레일은 올바른 방향의 입력 전류 공급 업체로서 불가능하지만 + VE 레일은 정상이며 배터리를 추가하여 -VE 전위 위로 들어 올린 경우 GND betveen -VE 및 GND 또는 + VE에 연결된 거주자

Fet 입력은 더 좋지 않습니다. 입력들 사이의 "무언가"이외의 곳으로 갈바니 연결이 없으면, Fets의 게이트에 축적 된 누설 전하로 인해 결정되지 않은 상태로 곧바로 표류합니다.

우선 접지는 회로의 모든 전압을 참조 하는 임의로 선택된 지점입니다. 가장 일반적인 간단한 회로 구성에서 접지는 단일 전원 공급 장치의 음극 단자 또는 대칭 전원 공급 장치의 중간 지점으로 선택됩니다. 기본 문헌에서 흔히 볼 수있는 "표준"회로 다루기).

일반적인 op-amp 모델에는 차동 입력이 있지만 출력은 접지를 기준으로하기 때문에 당황합니다. 따라서 op-amp는 접지가 어디에 있는지 어떻게 알 수 있습니까? 그것은 단순히 모르는, 그것은 추측 .

무슨 뜻이야? 연산 증폭기의 내부 회로는 이상적으로 제로 차동 입력을 사용하여 출력이 연산 증폭기 공급 장치의 중간 지점에 있도록 설계되었습니다.

소모품이 대칭 인 경우 그 시점은 (± 15V 말) 단지 접지 (0V) 될 일이 , 하지만 당신은 공급 사이의 중간 점으로 땅을 선택하는 경우에만 (가장 일반적인 시나리오).

반면에 15V와 같은 단일 전원 공급 장치로 연산 증폭기에 전원을 공급하면 출력은 7.5V로 유지됩니다.

물론 바이어스 전류, 오프셋 전압 및 공통 모드 범위가 실제 장치에 영향을 미치므로 이상적인 동작입니다.

또한에서이 발췌 참조 연산 증폭기 응용 프로그램 핸드북, 월트 정함으로써, 아나 로그 디바이스 , 제 1 장 , 5 페이지 (노란색 강조 광산) :

내부 (wikipedia) 에 대한 정보가 더 명확 해졌습니다 .

이것이 바이폴라 트랜지스터 입력의 구식입니다. 적당한 입력 바이어스 전류 (일부 마이크로 암페어)는 트랜지스터를 통해 음 / 양의 공급 레일로 흐릅니다.

FET 및 JFET 입력은 훨씬 더 작은 입력 전류를 갖지만 여전히 FET의 절연 게이트를 가로 지르는 전원에 대한 참조가 있습니다.

입력 보호 다이오드가있을 수도 있습니다.

단자 중 하나를 접지하지 않으면 출력 전압을 확인할 수 없습니다. 왜? 입력 바이어스 전류로 인해. Opamp는 완벽하지 않으며 소량의 전류가 필요합니다. 입력 바이어스 전류는 각 터미널의 장치마다 다를 수 있습니다.

입력 바이어스 전류가 충분히 작고 입력 임피던스가 충분히 높으면 다른 전류가 단자의 전압을 결정할 수 있습니다.

어떤 종류의 감지를 수행하는 경우 터미널의 한쪽을 접지해야합니다.

열전대는 전압원과 비슷하지만 접지를 참조하지 않으면 어디에서나 떠 다닐 수 있습니다. (a) 예에서 단자 사이의 전압은 열전대 (및 전압원)의 전압이지만 두 단자에 공통 인 전압 은 거의 모든 곳에서 0V, 1V, -2.3V 일 수 있습니다.

부정적인 피드백이 없으므로 출력은 다음과 같습니다.

Vo = + Vcc (제공 한 다이어그램과 같이 V +> V- 인 경우) Vo = -Vee (Vd 입력 극성을 반전 한 경우와 같이 V + <V- 인 경우)

그것들을 이상적인 연산 증폭기로 간주하고 (단일 또는 이중의 경우 어떤 종류의 공급 장치를 사용하든 상관없이) 이것은 Vcc 및 Vee와 독립적입니다. 그러나 문제는 시스템이 작동하기 위해 "접지"가 필요하지 않기 때문입니다. 두 시스템 간의 전압 차이만으로 작동하기 때문입니다.

몇 달 전에 나는 가장 강한 광원을 가리키는 빛 감지 "로봇 꽃"을 만들어야했습니다. 4 개의 LDR을 사용했습니다. 한 쌍은 위 / 아래로, 한 쌍은 수평으로 돌았습니다. 각 LDR은 전류원에 연결되어 있고 합산 증폭기와의 전위차가있었습니다.

내가 당면한 문제 중 하나는 op-amp가 이중 공급 장치 중 하나라는 것입니다 (TL084). 소스로 +/- 9V가 필요했고 하나의 배터리 만 가질 수있었습니다. 그래서 ICL7660 인 버팅 스위칭 소스를 사용했습니다 (+ 9V를 -9V로 전환). 그러나 문제는 입력 전류가 출력 전압이 -6V로 떨어졌다 (또는 상승)라는 것이었다. 또한 합산 증폭기에 9V 및 -6V를 공급하는 동안 회로는 접지를 올바르게 찾을 수 없어서 오프셋을 만들어야했습니다. 참조 :이 경우 접지는 "(9V + (-6V)) / 2 = 1.5 V"여야합니다. 0이 아님 (사실 오프셋은 약 1.5 V입니다)

그러나이 회로는 출력을 입력과 비교하기 위해 공통 접지가 필요했기 때문에 네거티브 피드백 자체의 프로세스 목표와 같은 공통 접지가 필요합니다. 공통 접지는 두 전원 공급 장치 노드 사이의 중간 점이어야합니다. 회로의 경우에는 비교기의 역할 만하기 때문에 소스 Vd의 극성에 따라 출력이 9V 또는 -6V에 불과합니다.

답변이 너무 길면 죄송합니다. 다른 사람들을 도울 수있는 다른 경험을 공유하는 것이 멋지다는 것입니다 ... 사실; 이것은 내 첫 번째 게시물입니다! 도움이 되었기를 바랍니다.