가상 접지 역설?

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연산 증폭기의 가상 근거와 관련된 역설적 인 상황이라고 생각되는 용어를 사용할 수 없습니다.

Op-Amp (이상적)의 '음성 피드백'이 입력 단자 간 차이를 '제로'로 만드는 경우 Op-Amp는 기본적으로 차동 증폭기 이며 방정식에 따라 출력이 0 이되어서는 안됩니다 .

Vo = (오픈 루프 게인) * (입력에 따른 차동 전압)

지금까지 설명한 설명은 다음과 같습니다.

1) Op-Amp 출력은 실제로 0이며 전압을 생성 하는 외부 회로 (저항 Rf 및 Rin으로 구성됨)는 B 지점에서 Op-Amp 출력 전압 (이 경우 0)에 더해 생성합니다 시스템의 실제 출력

2) 가상 접지는 완벽하지 않으며 입력에 매우 작은 차동 전압이 존재하여 다양한 고 이득을 곱하고 출력을 생성합니다.

Op-Amp 동작의 실제 정의가 출력을 0으로하지 않고 가상 접지 현상과 어떻게 일치하는지 근본적으로 이해할 수 없습니다. 도와주세요!

operational-amplifier feedback virtual-ground

— 수잔 트
소스

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정확히 0 볼트 인 경우를 제외하고는 0 볼트입니다. 사실상 0 볼트입니다.

— Andy 일명

그것은 로컬 gound의 정의 인 절대 0V 레퍼런스가 아닌 0V 차동을 생성하기위한 능동적 인 피드백이기 때문에 가상입니다. 역설이 없습니다.

— Tony Stewart Sunnyskyguy EE75 2012 년

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이 이득은 무한 게인의 이상적인 연산 증폭기에 대해 정확히 0이며,

은 반드시 0

\infty * 0

$\infty*0$

— Dmitry Grigoryev

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가능한 중복 복제 비 반전 폐회로 이득을 유도 할 때 연산 증폭기의 양쪽 단자에서 동일한 전압을 갖는 것으로 가정하는 것이 잘못 되었습니까?

— Dmitry Grigoryev 2016 년

"가상 그라운드 (virtual ground)"의 개념은 opamp 조작을 혼동하지 않고 학생들에게 설명하는 데에만 사용됩니다. 실제로 일어나는 일은 Scott Seidman의 답변에 설명되어 있습니다. 나는 그것이 받아 들여 져야한다고 생각한다.

— hkBattousai

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# 2입니다. "완벽한"이론적 연산 증폭기의 경우, 개방 루프 이득은 무한하며, 이는 입력의 차이를 제로로 만듭니다. opamp 회로를 도입하거나 사물이 어떻게 작동해야하는지 운동 할 때 사람들은 보통 "완벽한"opamp에 대해 생각합니다.

회로의 성능에 대해 생각할 때 일반적으로 실제 opamp의 결함에 대해 생각해야합니다. 실제 연산 증폭기의 경우 개방 루프 이득은 무한하지 않으며 입력간에 약간의 차이가 있습니다. LM324의 예를 들어, 개방 루프 이득은 약 115dB입니다. 이는 백만 볼트 / 볼트보다 약간 작으므로 1V DC 출력이 있으면 입력이 약 1uV만큼 다릅니다. 대부분의 경우 당신은 그것을 무시할 수 있습니다.

AC의 경우 더욱 복잡해집니다. 높은 주파수에서는 게인이 떨어집니다. LM324의 경우 0dB, 즉 약 1MHz에서 1V / V가됩니다. 이 시점에서 입력은 확실히 큰 차이가 있습니다. 실제로, 앰프는 더 이상 작동하지 않습니다. 중간 주파수의 경우 증폭기의 게인 (피드백 포함)이 달라집니다. "게인 대역폭 제품"이라는 용어는 주어진 opamp에 대해 어떤 주파수에서 얻을 수있는 게인을 설명하는 데 사용됩니다.

이것은 실제 opamp가 가진 많은 결함 중 하나 일뿐입니다. 또 다른 매우 관련된 것은 입력 오프셋 전압입니다. 이것은 입력의 차이로 인해 출력이 0이되고 항상 정확히 0은 아닙니다. 많은 경우에 제한된 게인보다 더 중요 할 수 있습니다. 고려해야 할 다른 결함으로는 포화 / 클리핑, 입력 전류, PSRR, CMRR, 0이 아닌 출력 임피던스 등이 있습니다.

— 잭 B
소스

수학적으로이 설명을 이상적인 연산 증폭기로 확장 할 수 없다고 말할 수 있습니까? 좋은 설명 감사합니다! 내가 생각해 낸 첫 번째 설명은 처음에는 내가 완전히 오도했을 것이라는 확신을주는 것이었다.

— Sumanth

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문제는 두 가지 다른 연산 증폭기 모델을 혼합한다는 것입니다.

실제적이지만 다소 이상적인 연산 증폭기는 출력이 다음과 같이 입력에 의존하는 차동 증폭기입니다 (포화 무시).

V_{영형 유 티} = ㅏ_{V 영형 엘} \cdot (V^{+} - V^{-})

$V_{out} = A_{Vol} \cdot (V^+ - V^-)$

(이것은 채도, 오프셋 전압, 바이어스 전류, 대역폭 및 기타 실제 효과를 무시하기 때문에 간체)이 단순화 된 모델을 사용 하고 있다는 사실 (개방 루프 이득)이 크다을, 당신은 그것을 증명할 수있을 때 OP- A는 음의 피드백 회로에 연결되어있는 다음 가상 단락 보유 만하면 근사 할 때 무한있다. $A_{Vol}$ $A_{Vol}$

이 과감한 근사법을 사용 하면 개방 루프 게인이 무한대로 가정되므로 차동 입력을 제로로하고 유한 출력을 가질 수 있습니다.

실제로 개방 루프 이득은 무한하지 않으며 유한 출력은 매우 작은 차동 입력 (일반적으로 μV 범위)으로 인해 발생합니다. 작은 차동 입력에 실제 개방 루프 이득을 곱하면 유한 출력이됩니다.

그러나 가상 단락을 사용하는 것이 훨씬 간단합니다. 만약 연산 증폭기 회로는 부 궤환을 갖는 것으로 인식되면, 가상 단락 이상화 (사용 (무관하게, 차동 입력의 실제 값과 귀찮게하지 않고 어떻게 회로 작동을 분석) 출력 채도를 피하는 한 더 세밀한 정보가 필요하지 않으면). $V^+ = V^-$

— 로렌조 도나티-Codidact.org
소스

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이 단편적인 작업을 수행하는 대신 WHOLE shebang을 수행하고 완료하십시오. 연산 증폭기의 정의부터 시작하겠습니다.

V_{영형 유 티} = ㅏ_{영형 엘} (V_{+} - V_{-})

$V_{out}= A_{OL}(V_+ - V_-)$

지적했듯이 은 매우 큰 숫자이지만 당분간 그대로 두자. $A_{OL}$

그냥 원래 도면의 표기로 변환이,

V_{비} = ㅏ_{영형 엘} (0 - V_{ㅏ})

$V_{B}= A_{OL}(0 - V_A)$

V_{비} = - V_{ㅏ} ㅏ_{영형 엘}

$V_B=-V_AA_{OL}$

이제 Kirchoff의 현행법을 적용 할 수 있습니다.

\frac{V_{나는 엔} - V_{ㅏ}}{{아르 자형}_{나는 엔}} = \frac{V_{ㅏ} - V_{비}}{{아르 자형}_{에프}}

$\frac{V_{in}-V_A}{R_{in}}= \frac{V_A-V_B}{R_f}$

\frac{{아르 자형}_{에프}}{{아르 자형}_{나는 엔}} (V_{나는 엔} - V_{ㅏ}) = V_{ㅏ} - V_{비}

$\frac{R_f}{R_{in}}(V_{in}-V_A)=V_A-V_B$

V_{비} = V_{ㅏ} - \frac{{아르 자형}_{에프}}{{아르 자형}_{나는 엔}} (V_{나는 엔} - V_{ㅏ})

$V_B=V_A - \frac{R_f}{R_{in}}(V_{in}-V_A)$

V_{비} = V_{ㅏ} (1 + \frac{{아르 자형}_{에프}}{{아르 자형}_{나는 엔}}) - \frac{{아르 자형}_{에프}}{{아르 자형}_{나는 엔}} V_{나는 엔}

$V_B = V_A \left( 1 + \frac{R_f}{R_{in}} \right)- \frac{R_f}{R_{in}}V_{in}$

이제 대신 사용할 수 있습니다 $V_A$

V_{비} = - \frac{V_{비}}{ㅏ_{영형 엘}} (1 + \frac{{아르 자형}_{에프}}{{아르 자형}_{나는 엔}}) - \frac{{아르 자형}_{에프}}{{아르 자형}_{나는 엔}} V_{나는 엔}

$V_B = -\frac{V_B}{A_{OL}} \left( 1 + \frac{R_f}{R_{in}} \right)- \frac{R_f}{R_{in}}V_{in}$

$A_{OL}\to\infty$

\underset{ㅏ_{영형 엘} \to \infty}{임} V_{비} = - \frac{{아르 자형}_{에프}}{{아르 자형}_{나는 엔}} V_{나는 엔}

$\lim_{A_{OL}\to\infty} V_B = - \frac{R_f}{R_{in}}V_{in}$

$V_A=-\frac{V_B}{A_{OL}}=0$

$R_f$ $R_{in}$

— 스콧 시드 먼
소스

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수학적으로, 당신은 다음과 같이 생각할 수 있습니다 : 0 * 무한대 (이상적인 op-amp 가정)는 0이 아니며, 결정되지 않은 형태입니다. 완전히 엄격 해지려면 게인이 무한대에 가까워지고 입력 차이가 0에 가까워 질 때 한계를 극복하게됩니다. 모든 일을하는 데 어려움을 겪었다면 (전문가가 아이디어를 소개 할 때를 제외하고는 아무도 귀찮게하지 않습니다), 값은 주변 회로에 의해 결정됩니다.

— 메가
소스

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Op-Amp (이상적)의 '음성 피드백'이 입력 단자 간 차이를 '제로'로 만드는 경우 출력도 0이되어서는 안됩니다

연산 증폭기의 개방 루프 이득이 100에 불과하다고 가정하자. 음의 피드백으로 인해 출력 신호의 일부가 입력으로 피드백되어 출력 신호가 "제한"된다.

그렇다면 동일한 값의 저항과 입력에서 1 볼트의 최종 정상 상태는 무엇입니까? 상황을 만족시키는 출력 전압 값은 무엇입니까?

"알 수없는"전압에 대한 두 가지 간단한 공식을 도출 할 수 있습니다.-

$V_A\times 100 = -V_{OUT}$

$V_A = \dfrac{V_{IN}+V_{OUT}}{2}$

$V_{OUT} = \dfrac{V_{IN}}{1+\frac{1}{50}}$

또는 더 일반적으로 동일한 값의 저항에 대해

$\dfrac{V_{OUT}}{V_{IN}} = \dfrac{-1}{1+\frac{2}{A_{OL}}}$ $A_{OL}$

$V_{OUT}$

또한 반전 입력의 전압이 9.804mV임을 의미합니다.

$A_{OL}$ $V_{OUT}$

따라서 이것을 극단으로 가져 가면 반전 입력의 전압이 "가상"접지라는 것을 알 수 있습니다.

여기 비 반전 연산 증폭기 구성을 사용하여 볼의 제어 시스템 관점에서 그것을이 시간을 보는 방법은.

— 앤디 일명
소스

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나는 당신의 질문이 정확히 무엇인지 확실하지 않지만 두 번째 설명은 괜찮으며 op-amp를 이상적으로 취급하는 한 (무한 이득, 무한 입력 임피던스, 제로 출력 임피던스) 모든 연산 증폭기 회로에 적용될 수 있습니다.

또한이 동작 점이 유일한 안정적인 이유를 상상할 수 있습니다. 단자 간의 전압 차이가 너무 클 경우 연산 증폭기가 출력 전압을 반대 단자 전압으로 즉시 포화시키고 전압 차이가 앞뒤로 변동합니다. 안정된 지점 (전압 차이가 거의 0에 도달)까지.

— 네케 데 젤락
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첫 번째 단락에서 말한 내용이 부정확하고 오해의 소지가 있습니다. opamp가 무한 게인으로 취급하면 입력 차동 전압이 정확히 0 이므로 OP의 두 번째 점을 유지할 수 없습니다 . 그가 Avol이 "단순히"거대한 모델과 Avol의 한계를 무한대로하는 모델의 두 가지 모델을 혼합했기 때문에 OP의 혼란이 발생합니다. 당신의 대답에서 당신은 같은 실수를하는 것 같습니다.

— Lorenzo Donati-Codidact.org

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선형 영역에서 opamp의 출력 전압이 다음과 같다면 내가 생각하는 방식은 다음과 같습니다.

V_{영형} = ㅏ_{영형 엘} (V^{+} - V^{-})

$V_o=A_{ol}(V^+-V^-)$

이것을 다음과 같이 다시 작성할 수 있습니다.

V^{+} - V^{-} = \frac{V_{영형}}{ㅏ_{영형 엘}}

$V^+-V^-=\dfrac{V_o}{A_{ol}}$

$V_o$ $A_{ol}$ $V^+-V^-\to0$ $A_{ol}$ $10^6$

$V^+=V^-$

— Big6
소스

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어떤 경우에는 실제 (또는 적어도 더 현실적인 모델) 연산 증폭기를 다루고 다른 경우에는 빠른 정적 (DC) 분석에 유용한 이상적인 추상화를 다루기 때문에 명백한 역설이 발생합니다. 회로.

실제 경우에는 입력에 약간의 차동 전압이 있으며 이것이 출력을 구동합니다.

$\infty$

— copper.hat
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개정 B

"가상 접지" 에는 이러한 점 사이의 전류 만, (Vin-에)을 추적 없어야하므로 효과적으로 공통 모드 전압 (만큼 출력이 포화되지 않는 한)이 무엇인지에 관계없이, 사이 0V 수단은 입력이 하이 임피던스 가능한 경우 Vin +이므로 항상 그들 사이에 ~ 0V가 있습니다.

이것은 Op Amp의 부정적인 피드백과 매우 높은 이득으로 인해 발생합니다. 이 비교는 음의 피드백을 통해 피드백되어 ~ 0V 차이가되지만 Vcc / 2 기준일 수 있지만 Vcc / 2로 진행되지만 여전히 ~ 0V 차이가됩니다.

예 : V in offset = Vout / k

여기서 k는 개방 루프 이득 * 피드백 비율입니다.
- Av (ol) = 1e6이고 Rf / Rin gain = 100이면 피드백 비율은 1e2 / 1e6 = 1e-4이므로 입력 전압 차이가 매우 작습니다. 예 : 5V / 1e4 = 0.5mV
가상 접지 는 고 임피던스 일 수 있지만 DC에서 마이너스 피드백이있는 선형 영역에 높은 게인이 출력되도록하려면 0V에 가까워 야합니다. 일반적으로 바이어스 전류 전압 강하 및 공통 모드 노이즈가 차동 노이즈 문제가 되지 않도록 각 입력 포트에서 임피던스의 균형을 유지하려고합니다 .

이 저전압 차이는 본질적으로 0V이므로이 차이를 입력의 가상 접지라고합니다. 이 방법을 사용하는 또 다른 회로를 Active Guarding이라고합니다. EEG 프로브에서와 같이 공통 모드 신호가 버퍼링되고 신호 차폐를 구동하여 낮은 임피던스로 전압 차이를 ~ 0V로 낮추어 표류 노이즈가 억제되고 정전 용량이 제거됩니다. 입력 또는 센서 주변의 공통 모드 버퍼 신호로 EMI를 스트레이 커플 링하여 EMI를 줄이려면 높은 Z 또는 낮은 위상 노이즈 회로에 대해서도 동일하게 수행됩니다.

플로팅 접지 했을 때 수단는 AC 유닛 필수 내전압 시험으로, 그 회로에 대한 참조 0V이지만 제한된 전기적 내압까지 어스로부터 절연. DC 및 AC를 차단하지만 RF는 차단하지 않습니다. EMI를 얻을 때 기억하는 것이 좋습니다. 접지에 대한 RF 캡은 부동 접지에서 RF 노이즈를 줄일 수 있습니다.

접지는 0V 참조입니다뿐만 아니라 안전을 위해 지구에 AC 콘센트와 접지 경로를 통해 지구에 묶여. 접지조차도 상대 임피던스가 있습니다. 왜? 모든 접지는 기준점으로 정의상 0V이고 다른 기준점이 저항, 인덕턴스 및 전류 사이에 흐르면 전압 차가 발생합니다. 그러나 안전을 위해 전력선 접지는 건조한 지역에서 100 Ohm 이상이 될 수 있습니다.

로직 접지 (다시) 로직 칩에 대한 참조 0V이고 소음 일 수있다.

아날로그 접지 (다시)의 리턴 경로가 최소로 오믹 손실 전압을 유지하는로드 또는 잡음 소스와 공유되지되도록 아날로그 신호에 대한 로컬 기준 0V이다.

따라서 전자 장치에서 접지는 항상 (설계 상) 어딘가에 0V 기준점을 의미 하며 앞의 형용사는 위와 같은 특수 특성을 언급하기 위해 암시 적이거나 명시적일 수 있습니다.

— 토니 스튜어트 Sunnyskyguy EE75
소스

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왜곡에 대해 이야기합시다. oploop의 0.1volt pp 출력으로 오픈 루프 이득은 1 백만이고 UGBW는 1Mhz입니다. 바이폴라 확산 입력 장치 및 저항 선형화 / 변성 없음. 2 차 및 3 차 입력-참조 인터셉트는 모든 양극의 경우 약 0.1voltpp입니다.

1Hz에서 가상 접지 입력은 0.1v / 1e6 = 100 나노 볼트입니다. 확산의베이스를 가로 지르는이 차동 입력은 100nV / 0.1v = 1 백만 분의 왜곡 인터셉트이며, 2 차 및 3 차 제품은 -120dBc 이상이됩니다.

1MHz에서 개방 루프 이득은 1입니다. 가상 접지 입력은 0.1v / ONE = 0.1volt입니다. opamp는 심한 왜곡을 일으 킵니다.

이제 몇 가지 흥미로운 결과가 있습니다.

1KHz에서 개방 루프 이득은 1,000x (60db)입니다. 가상 접지 입력은 0.1v / 1,000 = 100 microVolts입니다. 입력 확산의베이스에 걸친이 100microVolts는 -60dB입니다. 2 차 왜곡은 -60dBc입니다. 3 차 왜곡은 -120dBc입니다.

또한 입력을 10dB 줄이면 2 차 고조파 왜곡이 10dB 줄어 듭니다. 3 차는 20dB 감소합니다. 인생은 아주 좋을 수 있습니다.

— 아날로그 시스템
소스

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OpAmp를 P 전용 컨트롤러 로 볼 수 있습니다 .

그것은에 allways 어떤 것 오프셋 오류를 outut 제로가 아닌 경우.
그러나 개방 루프 게인이 높으면 오프셋이 매우 작습니다. 그것은이다 virually 제로.

— 굳어진 식품
소스