광섬유 통신에서 255 Tbit / s는 어떻게 처리됩니까?

나는 전기 및 광학 신호로 변환하는 관점에서 새로운 기록 파괴 데이터 전송 속도가 어떻게 달성되는지 이해하지 못했습니다.

255 비트의 데이터가 있고 1 초 안에 데이터를 전송하려고한다고 가정하십시오. (실제로 달성 한 것입니다.) 255 조 개의 커패시터 (RAM)에 255 개의 Tbit가 저장되어 있습니다. 이제 우리는 각 비트를 연속적으로 읽을 수있게되어 각 비트에 대해 1 초 후에 255 조 개를 모두 읽을 수있게됩니다. 이것은 분명히 3GHz 프로세서에 의해 조정되지 않습니다.

받는 쪽은 어떻습니까? 펄스는 255 THz에 도달하지만 들어오는 신호를 읽으려고하는 전자 장치의 재생률은 255 THz가 아닙니다. 내가 상상할 수있는 유일한 것은 클럭 신호 시분할 다중화 (지연) 0.000000000001 초 미만의 수천 개의 프로세서입니다. 이러한 멀티플렉싱을 달성하는 방법도 주파수의 수천 배 차이로 내 문제로 되돌아갑니다.

먼저 한계에 도달하는 연구 논문에 대해 걱정하기보다는 앞에 앉아있는 것을 이해함으로써 시작합니다.

가정용 컴퓨터의 SATA 3 하드 드라이브는 어떻게 6Gbits / s를 직렬 링크에 연결합니까? 메인 프로세서는 6GHz가 아니며 하드 드라이브의 프로세서는 논리에 따라 가능하지 않습니다.

대답은 프로세서가 한 번에 1 비트 씩 꺼내지 않고 저속 병렬 데이터 스트림을 고속 직렬 스트림으로 변환 한 다음 다시 다시 직렬화하는 SERDES (serializer / deserializer)라는 전용 하드웨어가 있다는 것입니다 다른 쪽 끝. 이것이 32 비트 블록에서 작동하면 속도는 200 MHz 미만입니다. 그런 다음 해당 데이터는 프로세서가 관여하지 않고 SERDES와 메모리간에 데이터를 자동으로 이동시키는 DMA 시스템에 의해 처리됩니다. 모든 프로세서는 DMA 컨트롤러에 데이터의 위치, 전송량 및 응답 위치를 지시하기 만하면됩니다. 프로세서가 꺼지고 다른 작업을 수행 한 후 DMA 컨트롤러는 작업이 완료되면 중단됩니다.

그리고 CPU가 대부분의 시간을 유휴 상태로 사용하는 경우 해당 시간을 사용하여 두 번째 전송에서 실행되는 두 번째 DMA 및 SERDES를 시작할 수 있습니다. 실제로 하나의 CPU가 이러한 전송 중 상당수를 병렬로 실행할 수있어 데이터 전송 속도가 상당히 향상됩니다.

이것은 광학적 인 것이 아니라 전기적인 것이며, 요청한 시스템보다 50,000 배 느리지 만 동일한 기본 개념이 적용됩니다. 프로세서는 항상 큰 청크로 데이터를 처리하고 전용 하드웨어는 작은 조각으로 처리하며 일부 특수 하드웨어 만 한 번에 1 비트 씩 처리합니다. 그런 다음 많은 링크를 병렬로 넣습니다.

다른 답변에서 암시되었지만 어디서나 명시 적으로 설명되지 않은 이것에 대한 늦은 추가는 비트 속도와 보드 속도의 차이입니다. 비트 전송률은 데이터가 전송되는 속도이고, 전송 속도는 심볼이 전송되는 속도입니다. 많은 시스템에서 기호는 이진 비트로 전송되므로 두 숫자는 사실상 동일하므로 두 요소 사이에 많은 혼란이있을 수 있습니다.

그러나 일부 시스템에서는 다중 비트 인코딩 시스템이 사용됩니다. 각 클록주기마다 0V 또는 3V를 와이어 아래로 전송하는 대신 각 클록에 대해 0V, 1V, 2V 또는 3V를 전송하면 심볼 속도는 동일합니다 (클록 당 1 심볼). 그러나 각 심볼에는 4 가지 가능한 상태가 있으므로 2 비트의 데이터를 보유 할 수 있습니다. 즉, 클럭 속도를 높이 지 않고 비트 전송률이 두 배가되었습니다.

내가 알고있는 실제 시스템은 단순한 전압 레벨 스타일의 다중 비트 기호를 사용하지 않으며 실제 시스템의 계산은 매우 불쾌 할 수 있지만 기본 원칙은 동일합니다. 가능한 상태가 두 개 이상인 경우 클럭 당 더 많은 비트를 얻을 수 있습니다. 이더넷과 ADSL은 현대 무선 시스템과 마찬가지로 이러한 유형의 인코딩을 사용하는 가장 일반적인 전기 시스템입니다. @ alex.forencich가 그의 훌륭한 답변에서 당신이 요청한 시스템은 사용 된 32-QAM (Quadrature 진폭 변조) 신호 형식, 전송 된 심볼 당 5 비트를 의미하는 32 개의 서로 다른 가능한 심볼에 대해 문의했습니다.

http://www.nature.com/nphoton/journal/v8/n11/full/nphoton.2014.243.html을 구체적으로 언급하는 것 같습니다 . https://www.researchgate.net/publication/269099858_Ultra-high-density_spatial_division_multiplexing_with_a_few-mode_multicore_fibre에서 읽을 수 있습니다 .

이 경우 "광 신호"보다 약간 더 복잡합니다. 문제의 링크는 255 Tbps 수치를 달성하기 위해 여러 형태의 병렬 처리를 사용합니다.

• 고밀도 파장 분할 멀티플렉싱은 50GHz 간격 (1550nm C 대역에서 ~ 0.8nm)으로 각각 50 개의 서로 다른 파장을 파이버에 넣는 데 사용되며, 각각 1/50의 데이터를 전달합니다.

• 사용 된 파이버는 7 * 3 * 2 = 42 개의 독립적 인 (더 많거나 적은) 채널을 위해 코어 당 3 개의 모드를 가진 맞춤형 7 코어, 소수 모드 파이버입니다. 파이버의 판매 포인트는 코어 간의 격리가 매우 우수하기 때문에 수신기는 각 코어의 모드와 분극 사이의 누화를 별도로 동일하게하면된다 (42x42 대신 7 개의 병렬 6x6).

그런 다음 모든 42 * 50 채널에 대해 24.3Gbaud 32-QAM 신호 형식 (심볼 당 5 비트, 24.3 * 5 = 121.5Gbps)을 사용하여 전체 대역폭은 0.1215 * 42 * 50 = 255.15Tbps였습니다.

이제이 사람들은 실제로 약간의 속임수를 썼습니다. 그들은 50 개의 레이저를 가져와 함께 다중화하고, 단일 IQ 변조기로 변조 한 다음, 독립적 인 송신기를 사용하여 편광과 인접 채널을 고정 된 지연으로 장식합니다. 따라서 실제로는 121.5Gbps에서 2100 회 병렬로 반복되는 하나의 신호입니다. 그리고 전송 된 신호는 PRBS (pseudorandom binary sequence) 일 뿐이며 즉시 생성되며 메모리를 읽을 수 없습니다. 또는 고성능 임의 파형 발생기의 고속 SRAM 또는 DRAM 배열에서 읽을 수 있습니다.

수신 측에서는 각 코어의 모드와 편광 간의 누화를 보상하고 오류 수정을 적용하여 원본 데이터를 복구하기 위해 디지털 신호 처리가 필요합니다. 이 백서는 전송을 위해 인코딩하기 전의 데이터 전송률 인 200 Tbps net의 수치를 언급합니다 (1000BASE-X 기가비트 이더넷이 인코딩 전에 1 Gbps이고 1.25 Gbps 이후 또는 PCIe가 2 / 4 / 7.877 Gbps 이전과 유사 함) 인코딩 및 2.5 / 5 / 8 Gbps 이후) 그러나 그들이 어떤 인코딩 및 순방향 오류 수정 체계를 가정하고 있는지 확실하지 않습니다.

또한 실제 수신기를 구축하지 않은 것처럼 보이지만, 코 히어 런트 검출기가있는 고속 오실로스코프 2 개를 사용하여 원시 데이터를 캡처 한 다음 오프라인으로 신호 처리 및 이퀄라이제이션을 수행하고 있습니다. 또한 각 파이버 코어에서 동시에 3 가지 모드 모두에 대해 코 히어 런트 감지를 실행해야했기 때문에 멋진 시간 인터리브 캡처를 수행해야했지만 2 개의 고속 오실로스코프 만 사용할 수있었습니다. 또한이 설정을 통해 한 번에 1 개의 파이버 코어에서 1 개의 파장 (729Gbps)과 짧은 버스트 만 수신 할 수 있습니다.

그러나 종이는 실제 링크가 아니라 섬유에 관한 것이기 때문에이 모든 것이 좋습니다.

TL; DR : 255 Tbps 수치는 약간 오해의 소지가 있습니다. 그들은 트랜시버를 만들지 않았지만, 121.5 Gpbs 신호의 2100 카피와 단일 수신기로 만든 멀티 코어 파이버를 평가했습니다.

문제 의 특정 전송에 대한 세부 정보를 무시하면 (@ alex.forencich가 이미 상당히 상세하게 논의 했음)보다 일반적인 경우를 고려하는 것이 도움이 될 것 같습니다.

이 특정 전송은 파이버를 통해 255Tbps에 도달했지만 초고속 파이버 링크는 이미 정기적으로 사용되고 있습니다. 정확히 몇 개의 배포가 있는지는 확실하지 않지만 (아마 많지는 않지만) OC-1920 / STM-640 및 OC-3840 / STM-1280의 상용 사양이 있으며 각각 전송 속도가 100 및 200-Gbps입니다. . 그것은이 테스트에서 보여준 것보다 약 3 배 느리지 만, 대부분의 일반적인 측정으로는 여전히 빠릅니다.

그래서이 일은 어떻게됩니까? 동일한 기술이 많이 사용됩니다. 특히, "고속"광섬유 전송을 수행하는 거의 모든 것이 고밀도 파장 분할 다중화 (DWDM)를 사용합니다. 이것은 본질적으로 각각 다른 파장의 빛을 전송하는 (공평한) 많은 수의 레이저로 시작한다는 것을 의미합니다. 비트를 변조 한 다음 동일한 파이버를 통해 모두 전송합니다. 그러나 전기적 관점에서 보면 완전히 분리 된 여러 비트 스트림을 변조기로 공급하고 출력을 광학적으로 믹싱하고 있습니다. 서로 다른 색상의 빛이 동시에 동일한 섬유를 통과합니다.

수신단에서, 광학 필터는 색상을 다시 분리하기 위해 사용되며, 광 트랜지스터는 개별 비트 스트림을 읽는 데 사용됩니다.

비록 7 개의 입력 / 출력 만 보여 주었지만 실제 시스템은 수십 개의 파장을 사용합니다.

전송 및 수신 끝에서 수행하는 작업에 대해서는 백본 라우터가 비싼 이유가 있습니다. 단일 메모리가 전체 대역폭의 일부만 공급하면되지만 여전히 일반적으로 매우 빠른 RAM이 필요합니다. 라우터의 일부 더 빠른 부분은 꽤 고급 SRAM을 사용하므로 그 시점에서 데이터는 커패시터가 아닌 게이트.

저 속에서도 (그리고 DWDM과 같은 물리적 구현에 관계없이) 회로의 최고 속도 부분을 몇 개의 작은 부분으로 분리하는 것이 일반적이라는 점에 주목할 가치가 있습니다. 예를 들어 XGMII는 10 기가비트 / 초 이더넷 MAC과 PHY 간의 통신을 지정합니다. 물리적 매체를 통한 전송은 초당 10 기가비트를 전송하는 비트 스트림 (각 방향)이지만 XGMII는 MAC과 PHY 사이에 32 비트 폭의 버스를 지정하므로 해당 버스의 클럭 속도는 약 10GHz / 32 = 312.5MHz (기술적으로 클럭 자체는 절반입니다. DDR 신호를 사용하므로 클럭의 상승 및 하강 에지에 대한 데이터가 있습니다). PHY 내부에서만 누구나 다중 GHz 클럭 속도를 처리해야합니다. 물론 XGMII는 유일한 MAC / PHY 인터페이스가 아닙니다.