연산 증폭기 입력 저항?

16 페이지의 그림이 포함 된 TL064 의 데이터 시트 를 읽고 있습니다.

이것은 물론 위 그림의 오른쪽 아래 구석에있는 접지 대신 반전 증폭기의 출력을 사용하는 계측 증폭기이지만 실제로 난처한 것은 100kΩ 저항이 4 개 중 3 개의 비 반전 입력에 직접 연결된 것입니다 암페어. 나는 서적이나 어플리케이션 노트에 계측 증폭기 회로가 있다는 것을 기억하지 못하며, 세 가지 op-amp 방식을 사용하여 작성한 모든 계측 증폭기는 그것들 없이는 잘 작동합니다.

데이터 시트 는 100 kΩ보다 10,000,000 배 더 큰 10 ¹² Ω 의 입력 저항을 지정 하므로 이미 높은 임피던스 JFET 입력에 아무 것도 추가하지 않는 것 같습니다. 아마도 입력 바이어스 전류와 관련이 있다고 생각했지만 어둠 속에서 사나운 찌르기를 만들고 있습니다.

흥미롭게도, 동일한 데이터 시트 (18 페이지)의 그림 26 은 비 반전 연산 증폭기 입력에서 100kΩ 저항이 없는 계측 증폭기의 2-op-amp 버전을 보여줍니다 !

위 회로의 비 반전 입력에서 100kΩ 저항의 목적은 무엇입니까? 내가 완전히 명백한 것을 놓치고 있습니까?

IMO는 목적이 없으며 제외 할 수 있습니다. 입력 오프셋을 최소화하려면 출력에서 ​​반전 입력으로의 피드백도 있어야합니다. 두 입력 모두 동일한 임피던스를보아야합니다.
특히 FET opamp와 같은 매우 높은 입력 임피던스는 필요하지 않은 것 같습니다.

데이터 시트에서는 다루지 않았지만 실제로는 직렬 입력 저항이 없으면 많은 전압 팔로워가 불안정합니다. LME49710으로 전압 팔로워를 구축하십시오. 150 Ohm로드를 구동하십시오. 1KHz 사인파를 사용하십시오. 결과가 끔찍해 보이죠? 이제 입력에 10 KOhm 직렬 저항을 추가하십시오. 문제 해결됨.

나도 이것에 대한 설명을 듣고 싶습니다.

회로도에서 실수 일 수 있습니다. 아마도 100K 저항은 직렬이 아닌 입력에 대한 션트 저항이어야합니다. 션트 저항은 입력 임피던스를 100K로 낮추는 데 사용됩니다. (천문학적 입력 임피던스는 항상 바람직하지는 않습니다. 한 가지 경우, 잡음에 민감합니다.) 두 번째 목적은 입력 바로 전에 커플 링 커패시터가있는 경우 DC 리턴을 제공하는 것입니다. 접지를 기준으로 한 입력이 없으면 커패시터는 해당 입력이 유용한 범위를 벗어날 때까지 충전됩니다. 바이어스 전류가 매우 작은 JFET 입력을 통해 몇 시간 또는 며칠이 걸릴 수 있습니다!

여기에 대한 좋은 토론을 찾았습니다 : http://www.analog.com/library/analogDialogue/archives/41-08/amplifier_circuits.html

그럼에도 불구하고 이것은 회로가 커패시터를 보여줄 가능성이 높기 때문에 "짚으로 잡는 것"입니다.

저항을 직렬로 갖는 것; 나는 다른 사람들에 동의합니다. 입력이 과전압으로 고장난 경우 전류 보호가 원인 일 수 있습니다.

비슷한 신비한 입력 저항 (두 입력 모두 1.3k)을 갖는 전류 측정을위한 인 앰프 회로를 우연히 발견했습니다. 저항의 배후의 이론적 근거는 CM이 레일을 넘어가는 경우 (예 : 긴 리드가있는 센서를 분리 할 때) 결함 전류를 제한하는 것입니다. Analog 의이 애플리케이션 노트는 상황을보다 자세히 설명합니다.

그러나 TI 데이터 시트의 100k 저항은 다소 커 보이지만 시스템 노이즈가 다소 증가 할 수 있습니다.

언급 된 이유 (보호, 안정성 등) 외에도 가능한 이유를 추가하고 싶습니다. 일부 opamp는 두 입력의 소스 임피던스가 가장 낮은 왜곡 수준에 도달하도록 일치해야합니다. 예를 들어 OPA134 데이터 시트에 설명되어 있습니다.

따라서 저항은 다른 입력의 임피던스와 일치하기 위해 존재합니다.