연산 증폭기 분석 : "음성 피드백 규칙"은 언제 적용됩니까?


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음의 피드백을 사용하는 연산 증폭기 회로를 만들 때 다음과 같이하십시오.

인 버팅 앰프 연결

... 우리가 가정하여, 매우 용이하게 회로를 분석 할 수 네거티브 피드백 때문에 (또한, 연산 증폭기를 가정 할 때, 물론, 이상적이다).

v=v+

이러한 단순화 된 모델이 고장 나는 명백한 고정밀 사례 외에 언제, 언제 이것이 유효하지 않습니까?
예를 들어, 피드백 저항을 커패시터, 인덕터, 다이오드 (일반 실리콘 다이오드, 제너 다이오드 등) 또는 이들과 다른 공통 회로 요소의 조합과 같은 다른 요소로 대체하는 경우,이 위치를 어떻게 알 수 있습니까? 단순화가 유효합니까?
또한 피드백 요소로 저항을 유지하더라도 저항이 매우 높아지면 언젠가는 개방 회로로 간주 할 수 있으므로이 모델은 분명히 어딘가에서 고장납니다.

따라서 문제는 다음과 같습니다.이 근사값은 유용한 결과를 제공하기 위해 "충분히 참"이란 제약 조건은 무엇입니까?

편집하다:

다른 예를 들어, 기본 반전 로그 증폭기 회로를 고려하십시오.

로그 앰프 회로

Shockley 다이오드 방정식을 풀면

iD=IS(evD/VT1)

vD의 경우 (주로 관계가 1을 무시하면, 지수)는 다소 큰 것 같이

vD=VTln(iDIS)

그런 다음 가상 단축 법을 사용하여 우리는 출력을위한 올바른 표현을 얻을 :

iD=vin0Rin

vout=VTln(vinISRin)

vout>v

이상적인 연산 증폭기를 사용하면 +-단자가 회로에서의 연산 증폭기 사용과 독립적으로 동일합니다.
kevlar1818

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@ kevlar1818 어떻게 작동합니까? 출력과 입력이 연결되어 있지 않으면 어떻게 입력을 변경할 수 있습니까?
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설명을 위해 내 대답을 참조하십시오.
kevlar1818

@ kevlar1818 : 연산 증폭기 입력이 동일하다는 가정은 연산 증폭기가 이상적 일뿐만 아니라 회로의 다른 구성 요소에 따라 어느 정도 측정됩니다. 회로의 다른 구성 요소로 인해 출력 전압과 관련하여 피드백 경로 전압의 1 차 미분이 0이되면 (보상되지 않은 RC 지연이 발생하는 경우 발생할 수 있음), 연산 증폭기는 응답으로 입력의 순간적으로 균형을 맞출 수 없습니다 스텝 자극에.
supercat

답변:


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당신이 말했듯이, 두 opamp 입력이 거의 동일하다는 사실은 단순화이며 종종 명시 적으로 언급되지 않은 매개 변수에 달려 있습니다. 이것은 사용하는 단축키 나 규칙의 한계를 아는 것이 중요하다는 점에서 좋은 질문입니다.

clabacchio가 이미 말했듯이, opamp 출력이 클리핑되거나 원하는 신호를 만들기 위해 가용 범위를 초과해야하는 것으로 가정 한 한 가지 가정. 가정을 무효화하는 다른 이유는 다음과 같습니다.

  1. 피드백은 부정적이지 않습니다. 이것은 어리석게 들릴지 모르지만 실제로 인터뷰에서 누군가에게 간단한 opamp 히스테리시스 회로를 보여주고 입력 전압의 함수로 출력 전압 플롯을 그리도록 요청했습니다. 한 명 이상의 후보자가 opamp가 두 입력을 동일하게 유지하려고 시도하고 거기에서 더 깊은 구멍에 파고들 것이라고 말했다. 말할 것도없이, 짧은 인터뷰였습니다.

  2. 이득이 충분하지 않습니다. 입력을 동일하게 유지하는 규칙은 무한 게인을 가정합니다. 마찬가지로 Gain = -Rf / Rin 규칙은 무한 게인을 가정합니다. 일반적으로 opamp 개방 루프 이득은 약 100k 이상이며 단일 단계에서 최대 100 또는 1000 이상을 요구하지 않으므로 이것이 작은 문제인 것 같습니다.

    그러나, 그것은 이득에 주파수의 영향을 잊어 버립니다. DC에서 100k 개방 루프 전압 게인에 대해 1MHz opamp를 지정할 수 있지만 오디오에 사용하고 20kHz를 통과하려는 경우 개방 루프 게인은 최악의 경우 에만 50입니다. 피드백 저항을 25의 게인으로 설정하면 하이 엔드에는 2x 헤드 룸 만 남게되므로 고주파수에서의 폐쇄 루프 게인이 크게 줄어 듭니다.

  3. 슬 루율 제한. 충분한 게인과 적절한 피드백이 있더라도 opamp는 출력을 매우 빠르게 변경할 수 있습니다. 이것이 슬루 레이트 사양입니다. 게인 * 대역폭 제품은 작은 신호용입니다. 큰 진폭 신호는 슬 루율 문제로 이어질 수 있습니다. 대부분의 opamp에서 풀 스윙 출력 신호는 gain * bandwidth 제품이 암시하는 것보다 주파수가 낮습니다.


좋은 대답입니다. 그렇지 않으면 hyphothesis이 :) 항상 false입니다 때문에, 이상적하는 OPAMP를 가정
clabacchio

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Op-amp가 특정 전압에서 출력을 구동하도록 입력을 동일하게 설정할 수 있다면 가능합니다.

피드백에 개방 회로가있는 것처럼 (긍정적이든 부정적이든) 이러한 가정은 불가능할 때 떨어집니다. 그런 다음 어떤 입력이 더 많이 구동되는지에 따라 레일 중 하나에 포화됩니다. 개방 회로 피드백은 역 다이오드 일 수도 있습니다.

다른 경우는 입력에서 평형을 허용하는 전압이 포화 전압을 초과하는 경우 일 수 있습니다. 다시 op-amp가 포화되고 입력이 불균형합니다.

그러나 왜 입력 값이 같아야합니까?

연산 증폭기에는 3 개의 작동 영역이 있는데, 하나는 고 이득 영역 이라고 하며 2 개의 포화 영역이 있습니다. 입력이 동일해야한다는 규칙은 고 이득 영역에만 적용되며 이상적인 연산 증폭기에 대한 사실에서 비롯됩니다.

Vout=(Vd)=(V+V)

이는 입력 전압이 동일한 경우에만 출력 전압이 유한함을 의미하므로 연산 증폭기는 출력 전압을 차이를 0으로 만드는 값으로 강제합니다.

그러나 연산 증폭기가 포화되면 출력 전압은

Vout=Vsat

이것은 연산 증폭기가 입력을 동일하게 설정하기 위해 최선을 다하고 있지만 움직일 수있는 벽과 충돌하는 것을 의미합니다. 따라서 입력 전압이 불균형하여 출력 전압을 충족시킬 수 있습니다.


예를 들어, 입력이 다음과 같거나 클 때 연산 증폭기가 포화되는 것을 알 수 있습니다.

VinSAT=VSATRinRf

회로 예에서 Vin이 음수이면 V +가 높아지고 출력이 포화됩니다. 다이오드가 반전되기 때문에 피드백이 평형을 회복 할 수있는 방법은 없습니다. 따라서 모든 음의 입력에 대해 출력은 포화 전압이됩니다.


고맙지 만, 나는 대부분의 것을 이미 알고있었습니다 (많은 다른 연산 증폭기 회로를 분석했지만 한 가지 공통점이 있습니다 : 일반적 으로이 방법의 적용 여부는 분명했습니다). 나는 개방 회로로 간주되는 것에 대해 혼란스러워하는 것을 추측합니다. 예를 들어, 다이오드는 하나 일 수 있지만 (적어도 이상적인 것) 방법은 여전히 ​​작동합니다. 로그 앰프의 예를 추가했습니다.
15:30에

나는 그 옛날에 당신을 기억합니다! 나는 포화의 공식에 대해 curiose이다 (마지막 하나. 그 공식에 대한 참조를 해줄 수 있겠는가? 그것에 대해 더 많이 이야기하도록 요청하는 대신)
hbak

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에서 이 대답 내가 전달 함수의 유도를하고 우리는 두 입력이 동일 가정 할 수있는 이유와 결론 지었다.

계산에 약간의 단순화가 있으며, 개방 루프 이득이 매우 높은 경우 용서할 수 있습니다. 이것은 대부분의 opamp에 해당하며 그림 100 000을 사용했습니다.

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