병렬 MOSFET : 공통 게이트 저항을 사용할 수 있습니까, 아니면 각 MOSFET에 대해 별도의 저항을 사용해야합니까?

단일 MOSFET에 대한 게이트 저항을 계산할 때 먼저 회로를 직렬 RLC 회로로 모델링합니다. R계산할 게이트 저항은 어디 입니까? LMOSFET 게이트와 MOSFET 드라이버의 출력 간 트레이스 인덕턴스입니다. CMOSFET 게이트에서 본 입력 용량 (로 주어진다 MOSFET의 데이터 시트에서). 그런 다음 적절한 댐핑 비율, 상승 시간 및 오버 슈트 값을 계산합니다 .$C_{iss}$R

하나 이상의 mosfet이 병렬로 연결된 경우이 단계를 변경하십시오. 각 MOSFET에 별도의 게이트 저항을 사용하지 않고 회로를 단순화 할 수 있습니까? 아니면 각 MOSFET에 별도의 게이트 저항을 사용하는 것이 좋습니다? 그렇다면 C각 MOSFET의 게이트 커패시터의 합으로 취할 수 있습니까?

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

특히, 나는 TK39N60XS1F-ND 로 만든 H- 브릿지를 운전하려고합니다 . 각 지점에는 2 개의 병렬 모기 (총 8 개의 모기)가 있습니다. MOSFET 드라이버 섹션은 2 개의 UCC21225A 로 구성됩니다 . 작동 주파수는 50kHz ~ 100kHz입니다. 부하는 31.83mH 이상의 인덕턴스를 갖는 변압기의 1 차가됩니다.

의존하고, 그것은 의존하는 것이 의도 된 회로가 아닌 REAL 회로를 기반으로 함

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

실제 배치는 이와 같은 것을 만들 것입니다 (다른 길잃은 인덕턴스가 있지만 지금은 그렇게 할 것입니다).

게이트를 충전 / 방전 할 때 전류 흐름에 대해 생각하면

2. MOSFET 드라이버
3. 게이트 저항
4. MOSFET으로의 스플릿 경로
5. 각 MOSFET 소스를 통해
6. 공통 참조에서 재결합
7. MOSFET 드라이버로 돌아가는 경로를 통해

이 루프는 균형을 유지하고 이상적으로 최소화하는 데 필요한 루프입니다. 레이아웃 / 트래킹 / 배선이 잘못되어 오른쪽 FET 소스가 게이트 및 / 또는 소스에서 10 배의 인덕턴스를 가졌다 고 느리게 전환하면 왼쪽 FET가 더 많은 과도 응답을 경험할 수 있습니다.

대형 전력 디바이스에서 다이 당 작은 개별 게이트 저항을 사용하고 모든 디바이스를 병렬로 배치하지만 레이아웃을 실제로 빡빡하게 유지하면서도 매우 밀접하게 일치하는 디바이스의 MOSEFET / IGBT 배치 특성을 제어합니다. 이를 수행 할 수없는 경우 별도의 게이트 저항을 사용하는 것이 좋습니다.

공통 기판의 병렬 IGBT 다이

별도의 게이트 저항의 장점은 다른 관찰에 따라 한쪽 다리의 응답을 조정해야하는 경우

VGS (TH)의 변동으로 인해 저항을 공유하지 않는 것이 좋습니다. 개별 저항을 사용하면 FET의 스위칭이 더 동시 적입니다.

저항은 저렴하므로 가치가 없다고 말하지만 실패는 즉각적이지 않습니다. 두 FET 모두 동일한 Vgs를 갖는 경우 Rg를 통한 피크 전류는 두 배가되고 저항이 크지 않은 펄스 전류입니다.

FET의 Vgs는 매우 임의적 일 수 있습니다. FET의 Vgs가 다르면 약간 다른 전압에서 켜지므로 하나의 FET가 완전히 상승하기에 충분한 전류를 끌어 오는 동안 전압 상승을 늦추고 전압이 다시 상승하기 시작하고 다른 FET가 켜집니다. 먼저 켜는 장치는 다른 장치가 켜지 기 전에 자체적으로 작동합니다.

FET의 전류 공유가 완벽하지 않기 때문에 회로에 많은 헤드 룸을 남겨 두어야합니다. 다이오드는 전류를 엄청나게 공유하기 때문에 FET 다이오드에 의존하지 마십시오.