검토 요청 : DIY DC-50MHz 차동 오실로스코프 프로브

적절한 차동 프로브의 비용을 감안할 때, 나는 내 자신을 만들기로 결정했습니다. 요구 사항은 다음과 같습니다.

• DC-50MHz 3db 대역폭
• 3V pk-pk에서 300V pk-pk까지 선택할 수있는 입력 전압 범위
• 1/500 이상의 공통 모드 제거 비율
• "충분히 좋은"노이즈 피겨
• 지역 전자 제품 매장에서 한정된 부품 선택으로 실현 가능
• 수작업으로 납땜 된 부품이있는 홈 에칭 양면 PCB에 적합한 레이아웃.

고속 아날로그 회로를 설계 한 경험이 거의 없기 때문에 개념 설계에 대한 비평을 포함한 피드백을 받고 싶습니다. 또한 구현의 특정 측면에 관한 몇 가지 질문이 있습니다.

• 전달 된 신호가 50MHz에 거의 도달하지 않고 케이블 길이가 1m 미만인 것을 감안할 때 , 동축의 양쪽 끝에 임피던스 매칭없이 벗어날 수 있습니까? 프로브 끝에서 50 옴의 직렬 저항이 스코프에서 본 전압을 2로 나눌 수 있기 때문에 스코프 끝을 50 옴으로 종료하고 프로브 끝에서 직접 동축을 구동하는 것만 선호합니다.

• BJT 전류 소스 는 높은 진폭 (JFET 게이트에서 3V pk-pk) 50MHz 신호에서 일정한 5mA를 싱크 할만큼 충분히 빠릅 니까?

• 각 JFET의 소스와 해당 BJT의 콜렉터 사이에 인덕터를 추가하는 것이 더 높은 주파수에서 일정한 JFET 드레인 전류 를 보장하는 합리적인 방법 입니까, 아니면 그러한 회로가 필연적으로 진동합니까?

• 제 PCB 레이아웃은 제정신 입니까? 눈에 띄는 단점이 있습니까? 다르게 무엇을 하시겠습니까?

다양한 전압 범위를 지원하기 위해 예비 설계는 3 핀 헤더 커넥터 (J1)에 꽂는 외부 수동 ​​감쇠기에 의존합니다. 감쇠기에는 전체 주파수 범위에서 반전 및 비 반전 입력을 일치시키기위한 트리머 저항 및 커패시터가 있습니다. 아래 그림은 1:10 감쇠기 (대략 +/- 30V 범위)입니다.

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

증폭기 프론트 엔드는 JFET 소스 팔로워로 실현되어 감쇠기 스테이지에 높은 임피던스를 제공합니다. 이 토폴로지는 사용 가능한 연산 증폭기의 비교적 높은 입력 바이어스 전류 (최악의 경우 2μA)를 피하기 위해 선택되었습니다. 바이폴라 트랜지스터 전류 소스는 전체 입력 전압 범위에서 JFET에 대한 비교적 안정적인 드레인 전류를 보장합니다.

연산 증폭기 기반 차동 증폭기는 또한 1 m의 RG-174 50 옴 동축을 구동합니다. 연산 증폭기가 동축을 직접 구동 할 수 있다고 광고되었지만 종단 저항의 설치 공간이 있습니다.

전력은 9V 배터리로 제공되며 나머지 절반은 연산 증폭기로 작동합니다. 빨간색 LED는 프로브가 켜져 있음을 표시하고 전류 소스에 ~ 1.8V 바이어스 전압을 제공하는 이중 기능을 수행합니다.

구성 요소 :

• 저 누설 (<5nA), 2pF 입력 보호 다이오드 : BAV199
• JFET : SST310
• BJT : BC847b
• 70MHz GBW, 1kV / μs 듀얼 연산 증폭기 : LT1364
• diff amp 섹션 용 정밀 저항기 4 개 (0.1 %, 2.2kΩ).

실제로 물건을 만든 후

마침내 내 자신의 질문에 답할 수 있습니다. 질문에 나와있는 것처럼 회로를 1:10 감쇠기로 만들었습니다.

• 동축의 양단에 임피던스가 일치하지 않고 벗어날 수 있습니까?

  예, 그러나 신호 무결성으로 인해 어려움을 겪습니다. 청색 트레이스는 표준 1:10 패시브 프로브로 측정 된 ~ 6ns의 상승 및 하강 타임 스퀘어 파 ( 74HC14 기반 이완 발진기에 의해 생성됨 )입니다. 첫 4 개의 스크린 샷에서 노란색 트레이스는 다이어그램에 연결된대로 스코프에 10을 곱한 DIY 차동 프로브의 출력입니다. 마지막 스크린 샷은 다른 1:10 패시브 프로브로 직접 프로브되는 SMA 커넥터입니다. 스코프는 1MΩ 15pF 입력을 가진 50MHz Rigol DS1052E입니다.

  

  알 수 있듯이, 양단을 종단하면 오버 슈트없이 깨끗한 신호를 얻을 수 있지만 대역폭은 약 13MHz에 불과합니다. Opamp의 부하를 피함으로써 가장 빠른 상승 시간이 달성됩니다. 이는 낮은 부하 임피던스로 인해 Opamp가 매우 심각하게 느려짐을 나타냅니다.

• BJT 전류 소스는 일정한 5mA를 싱크 할만큼 충분히 빠릅니까?

  예. JFET 버퍼와 바이어 싱 전류 소스는 주파수 응답과 관련하여 완벽하게 작동합니다. 대역폭은 opamp 선택에 의해 병목 현상이 발생합니다.

• 각 JFET의 소스와 해당 BJT의 콜렉터 사이에 인덕터를 추가하는 것이 일정한 JFET 드레인 전류를 보장하는 합리적인 방법입니까?

  필요하지 않았으므로 시도하지 않았습니다. 몰라요.

• 제 PCB 레이아웃은 제정신입니까?

  레이아웃 자체와 관련된 문제는 없었지만 차폐 된 케이스에 장착 할 수 있도록 보드를 설계해야했습니다. 열 수축이 절대로 발생하지 않으므로 매우 높은 임피던스 회로는 모든 종류의 간섭에 매우 민감합니다. 프로브를 올려 놓은 테이블 아래 에서 손을 움직 이더라도 용량 성 커플 링에 의한 측정에 영향을 미칩니다.

내 설계에 예상치 못한 결함은 출력 오프셋 전압을 수정할 수 없다는 것입니다. JFET는 독특한 눈송이입니다. 임계 값 전압은 동일한 배치의 트랜지스터에서도 수백 밀리 볼트까지 변할 수 있습니다. 처음 프로브를 만들었을 때 프로브가 함께 단락 된 상태에서 + 600mV를 출력했습니다. JFET를 납땜 해제하고 부품 상자에있는 모든 것을 테스트하고 보드에 가장 잘 맞는 두 가지를 납땜했습니다. 이제 오프셋은 더 작지만 여전히 + 30mV로 중요합니다. 향후 개정판에는 트리머 포트로이 오프셋 전압을 보상하는 메커니즘이 있어야합니다.

또 다른 문제는 입력 전압 범위입니다. 음의 전압은 -30V 이하로 선형 적으로 처리되지만 + 6V (+ 0.6V로 감쇠) 이상의 양의 전압은 점차 더 많은 왜곡을 유발합니다. 이는 JFET 소스 팔로워가 포지티브 공급 레일에 도달 할 때 포화되고 -2.1V의 게이트-드레인 임계 전압으로 악화되어 발생합니다. 즉, 0V 입력은 이미 + 2.1V 출력을 유발합니다.
올바른 수정은 감쇠기를 접지 대신 -2.1V로 바이어스하는 것입니다.

당신은 여기서 좋은 일을 많이했습니다.

그러나 선택한 부품은 사양을 충족 할 수 없습니다.

디자인 사양이 있습니까?
단계 % 초과 (케이블에서 50R로 종단 됨), 게인 오류 0 ~ 50MHz, DC 오프셋, Pwr, 온 / 오프 스위치? ESD 보호 수준? 보관 용 단락 핀?

BAS 다이오드가 직접 연결로 ESD로부터 FET를 보호 할만큼 빠르다고 생각하십니까? 나는 80 년대에 많은 젊은 EE가 25V로 폭발 한 Tek FET 버퍼 Diff Probe에서 프론트 엔드 FET를 불렀다는 것을 기억합니다. 전류를 입력으로 제한하고 BAV99 를 TI의 ESD 다이오드로 대체 하기 위해 시리즈 R을 추가 할 것이다 . 0.5pF TPD1E04U04. 다이오드는이를 보호하기 위해 FET보다 빠르게 전도해야하며 ESD는 피코 초 동안 10 암페어가 될 수 있습니다.

AD8001 레이아웃 용 평가 키트 를 고려했을 수도 있습니다 .

16 재고 있음 다음 영업일 배송 £ 8.04 RS Electronics에서

사양 : 1.5pF 입력 커패시턴스 800MHz GBW, PSRR> 50dB

온보드 게인 선택으로 x1 x10 게인을 선택하십시오. 전체 대역폭 800MHz ~ 80MHz
에는 50 Ohm 케이블과 50 Ohm 터미네이터 를 사용하십시오.

프로브 핀에는 Tektronics Diff Fet 프로브 기계 설계를 사용하십시오. 최신 Tek 모델은 $ 6k에서 시작하지만 최대 x GHz 범위에서 작동합니다. 그러나 핸드 헬드 및 일회용 솔더 리드의 경우 프로브를 고려하십시오.

전류 피드백 칩이므로 입력 임피던스가 틀립니다.
+ Input 10 MΩ
–Input 50 Ω