연산 증폭기를 올바르게 사용하는 방법은 무엇입니까?

여기에 게시 한 이래로 나는 이전에 들어 본 적이없는 새로운 것들 (Vom, Vcm 등)을 들으면서 op-amp를 사용하는 것을 잃어 버리지 않았습니다. 나는 항상 OP AMPS를 연결하면 매번 작동 할 것이라고 생각했습니다 ... 매우 잘못되었습니다.

질문하기 전에 누군가 대답 할 수 있다면 가장 감사 할만한 몇 가지 질문이 있습니다. 예, 이전 포럼에서 지난 질문에 대해 지난 2 시간 동안 찾고있었습니다. 여전히 약간 혼란 스럽지만 일부 내용이 명확 해졌습니다.

일관성을 유지하기 위해이 전체 예제에서이 OP AMP를 사용하고 있습니다. MCP601

VCM : 공통 모드 입력 범위

내가 이해하는 것-MCP601이 아무런 문제없이 행복하게 수용 할 수있는 범위입니다.이 범위를 넘어서거나 아래로 가면 op가 예기치 않은 오류를 보게됩니다.

예 : 입력 = 오디오 신호 (1.2V pk-pk) VDD = 4.8V VSS = GND

VCM-상한 = 4.8-1.2 = 3.6

VCM-하한 = 0-0.3 = -0.3

VCM- $V_{CM_{PP}}$ = 3.6-(-0.3) = 3.9V

$V_{IN}$ 양의 입력 사이클 = 600mV + (VDD / 2) = 3

$V_{IN}$ 입력의 네거티브 사이클 = -600mV + (VDD / 2) = 1.8

$V_{IN}$ = 1.2Vpk-pk

입력 Vpk-pk가 적합하다는 것을 의미합니까?

VOM : 출력 전압 스윙

여기 내가 이해하는 것-클리핑하기 전에 MCP601이 출력 할 수있는 범위입니다.

예 : 입력 = 오디오 신호 (1.2V pk-pk) VDD = 4.8V VSS = GND GAIN = 3.2

입력 바이어스 = VDD / 2 RL = 5k

VOM-상한 = 0 + 100mV = 100mV

VOM-하한 = 4.8-100mV = 4.7V

VOM- = 4.7-100mV = 4.6V$V_{OM_{PP}}$

양의 입력 사이클 = (3.2 * 600mV) + (VDD / 2) = 4.32V$V_o$

입력의 네거티브 사이클 = (3.2 * -600mV) + (VDD / 2) = 0.48V$V_o$

- V o P P = (4.32-0.48) = 3.84V (디커플링 해제 전).$V_o$$V_{o_{PP}}$

이것이 내가 과 V O M에 대한 계산을 이해 한 방법 입니다. 나 에게이 OP-AMP는 Vin에 문제가 없어야하며 Vin을 행복하게 증폭시킬뿐만 아니라 2.84Vpp에서 클리핑 할 때 반대가 발생했습니다. 위의 계산에서 나에게는별로 의미가 없습니다. VCM뿐만 아니라 VCM도 만족해야합니다. VOM의 Vpp가 4.6V로> Vo가 이상적으로 3.84Vpp이고 VDD가 4.8V이므로 문제가없는 경우 3.84Vpp로 증폭해야합니까?$V_{CM}$$V_{OM}$

누군가가 실제로 VCM과 VOM을 실제로 계산하는 방법을 보여줄 수 있다면이 방법에 무언가가 누락되었거나 근본적인 논리를 이해하지 못한다고 생각합니다. 이 방법을 통해 입력 및 출력 제한을 이해하는 능력을 얻고 싶습니다.

VCM과 VOM 계산을 통해 왜 두 가지를 상관시킬 수 있고 아마도 혼란을 없애는 이유를 설명 할 수 있다면 VDD를 ~ 6.1V로 높이면이 구성이 작동합니다.

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

두 번째 데이터 시트 스 니프는 볼트가 아닌 mV 단위이며 출력 범위는 공급 전압을 기준으로합니다. 따라서 4.8V 전원과 5K 부하 (0V까지)의 선형 출력 범위는 0.1 ~ 4.7V입니다. 2.4V에서 입력 및 출력을 바이어스하면 4.6Vp-p를 얻을 수 있습니다. 연산 증폭기 출력은 공급 전압을 초과하거나 충족시킬 수 없습니다.

입력이 2.4V로 바이어스되는 경우 입력 범위는 -0.3 ~ 3.6V이므로 입력 범위를 기준으로 2.4Vp-p = (3.6-2.4V) * 2의 입력 전압 만 처리 할 수 ​​있습니다. 출력이 포화되지 않도록해야합니다.

회로의 이득은 +3.2이므로 입력 전압은 +/- 0.71875V 또는 1.4375Vp-p 범위 내에 있어야하므로 전체 출력 범위가 산출되므로 입력 범위가 제한되지 않습니다.

공급 전압이 충분하고 작업 범위 내에서 입력을 바이어스하고 사용 가능한 출력 범위를 염두에 둔 경우 단일 전원 공급 장치에서 거의 모든 연산 증폭기를 사용할 수 있습니다.

일반적으로 저전력 회로의 경우 표시된 것보다 높은 값의 저항을 사용하려고합니다. 5K보다 낮은 5K || (2.2K + 1K)로 출력을로드하므로 출력 스윙이 보장되지 않습니다. 일반적으로 피드백 저항은 10 배 이상 높아질 수 있습니다. 부하를 25K 또는 100K로 늘리고 피드백 저항을 100 : 1 늘릴 수 있다면 더 좋습니다. 저항이 매우 높은 경우 안정성을 보장하기 위해 R3에 작은 커패시터를 추가해야 할 수도 있습니다.

나는 수수께끼를 알아 냈다고 생각합니다.

이와 같은 프로젝트를 수행하고 op-amps를 사용하는 경우와 같이 일반적으로 입력 바이어스 전류 , Vom , Vcm 등 으로 대학에서 나오지 않을 특성을 찾는 것과 같이 연산 증폭기를 사용합니다 .

이 모든 용어를 흔들려고하면 혼란스럽고 op-amp에 대해 알고있는 기본 사항을 덮어 쓰는 경향이 있습니다.

$V_{OM}$$V_{CM}$$V_{in}$$V_{out}$$V_{OM}$$V_{CM}$

내가 설명하지 않은 것은 연산 증폭기의 구조로 인해 연산 증폭기가 내부적으로 갖는 전압 강하입니다.

즉, 연산 증폭기가 완벽하지 않으면 (레일 내부에서 전압 강하가 없다면) 레일 투 레일로 갈 수 없다는 의미입니다.

위의 문제는 단일 전원 공급 장치 비인 버팅 증폭기입니다. 즉 "네거티브"를 스윙하려면 바이어스가 필요합니다.

참조 :

따라서 4.576V-2.288V-0V

$V_{DD_{pp}}$$V_{DD_{p}}$

실험을 통해 증폭기의 전압 강하가 약 1.616Vpp 인 것으로 나타났습니다.

우리는 2 가지 시나리오를 수행 할 것입니다.

input_1 = 860mVpp

입력 _2 = 1.14Vpp

이득 = 3.2

입력 _1 : 860mVpp

VCM :

$V_{IN}$

빈 :

$V_{IN}$

Vin이 Vcm의 범위 내에 있습니다

VOM :

$V_{OUT}$

$V_{OUT}$

Vo는 Vcm의 범위 내에 있습니다

예상대로 신호가 작동 할 것으로 예상합니다.

입력 _2 : 1.14Vpp

VCM :

$V_{IN}$

빈 :

$V_{IN}$

Vin이 Vcm의 범위 내에 있습니다

VOM :

$V_{OUT}$

$V_{OUT}$

Vo는 Vcm의 범위 내에 있습니다

예상 한대로 신호가 작동 할 것으로 예상하지만 그렇지 않습니다 .

오실로스코프에서는 2.96Vpp로 클리핑되지만 출력은 1.14Vpp * 3.2 = 3.648Vpp 일 것으로 예상 했습니까? 일어나고있는 일은 연산 증폭기의 전압 강하입니다.

위에서 언급했듯이 연산 증폭기의 전압 강하는 ~ 1.616Vpp 였으므로 수학 이야기를 수행합니다.

VDD -Vod = 4.576-1.616 = 2.96Vpp !! 이것은 본질적으로 우리의 연산 증폭기가 실제로 무엇을 할 수 있는지 알려줍니다. 모든 것이 이제 의미가 있습니다.

본질적으로 op-amp가 rail-to-rail이라고 말하는 것은 적어도 내가 볼 수있는 것은 Vin 및 Vout이 일반적으로 op-amps VOM 및 VCM을 위반하지 않는다는 것입니다.

그렇기 때문에 VDD ~ 6.1V를 증가 시키면 연산 증폭기가 다음과 같이 3.648Vpp의 예상 출력까지 실제로 구동 할 수 있기 때문에 작동합니다.

연산 증폭기의 새로운 한계는 이제 4.484Vpp이고 3.648Vpp <4.484Vpp이므로 Vdd-Vod = 6.1-1.616 = 4.484는 출력에서 ​​볼 수 있습니다.

Vpk-pk = 3.6-(-0.3) = 3.9V.
입력 Vpk-pk가 적합하다는 것을 의미합니까?

혹시. CM 범위의 중간 점은 여기서 Vdd / 2가 아니라 3.9 / 2 = 1.95V입니다. 그러면 최대 3.9Vpp의 입력 신호가 허용됩니다. . 그러나 당신의 이득은 출력을 자릅니다.

출력이 클리핑이 아닌 경우 출력은 선형 범위를 유지합니다. VL = 2.5V에 연결된 5k를 초과하는 부하에 따라 두 공급 레일에서 @ 100mV의 대칭 클리핑을 위해 정의됩니다. 이것은 CMOS rail-to-rail 연산 증폭기가 Nch 또는 Pch 드라이버에서 250 Ohms 정도의 클리핑에서 저항을 갖기 때문입니다. 부하가 Vss = 0이되면 Vs@2.5V 사양에 비해 전류가 두 배이므로 Vss 이상 드롭 아웃은 적지 만 Vdd 아래 드롭 아웃은 더 많습니다.

Vin {pp} * Av = 1.2 * 2.4 = 3.84Vpp는 입력 및 차이 기준이 CM 범위의 중간 부근에서 공통 (제로 차동) 인 경우 선형 출력 범위에 적합합니다. 이 예에서는 Vdd / 2 = Vcm 바이어스에서도 작동합니다.

조언 : 피드백 및 부하 결합을 위해 R 최소값 25k 사용

네거티브 피드백 게인에 의해 모든 연산 증폭기 출력 저항이 낮아집니다. 그러나 클리핑은 부정적인 피드백의 총 손실을 초래합니다. Vgs가 감소하는 경우 Vgs가 감소 할 때 RdsOn에서 FET가 상승하기 때문에 CD4000 제품군 로직처럼 1kOhm을 향한 Vdd min에서 5V 미만으로 빠르게 상승하는 것으로 알려져 있습니다.