종단 저항 : 필요합니까?

설계중인 프로젝트의 경우 LPC1788 (QFP) 마이크로 컨트롤러 와 함께 IS42s32800 (TSOP) SDRAM을 사용하고 있습니다. PCB에는 상단 신호 레이어 바로 아래에 접지 평면이 있고 하단 신호 레이어 바로 위에 VDD 평면이있는 4 개의 레이어가 있습니다. CPU와 RAM 사이의 평균 트레이스 길이는 60mm이며 가장 긴 트레이스는 97mm, 클럭 라인은 53mm이며 라인에는 종단 저항이 장착되어 있지 않습니다. 내가 궁금한 점은 DRAM 라인에 종단 저항이 필요한지 여부입니다. 이 디자인이 그것들 없이도 작동합니까, 아니면 저항없이 시도하지 않아도됩니까?

주파수 / 상승 시간과 거리가 문제를 일으킬 정도로 높으면 종료해야합니다.

전송 라인 모델

97mm의 가장 긴 트레이스에서 나는 아마도 그것들 없이도 벗어날 것이라고 생각합니다 (아래 계산 결과) IBIS 모델과 보드 레벨 시뮬레이션 (예 : Altium 및 기타 고가의 패키지)을 처리하는 PCB 패키지가있는 경우 설정을 시뮬레이션하고 여부를 판단하십시오 결과에서 필요합니다.

이 기능을 사용할 수없는 경우 SPICE를 사용하여 대략적인 계산을 수행 할 수 있습니다. LTSpice
와 약간 혼란 스러웠 습니다. 결과는 다음 과 같습니다 (누군가 오류가 발생하면 자유롭게 정정하십시오)

우리가 가정한다면 :

• RAM 입력 신호 상승 시간은 약 2ns입니다
• PCB는 Er 또는 ~ 4.1의 FR4입니다.
• PCB 구리 두께는 1oz = 0.035mm입니다
• 접지면 위의 트레이스 높이 = 0.8mm
• 트레이스 폭 = 0.2mm
• 트레이스 길이 = 97mm
• RAM 데이터 입력은 5pF와 병렬로 10kΩ입니다.
• 드라이버 임피던스는 100Ω입니다 (데이터 시트 출력 고 / 저 값 및 전류에서 가져옴-> Vh = Vdd-0.4 @ 4mA, 0.4V / 4mA = 100Ω)

사용 wCalc 마이크로 모드로 설정 (전송 라인 계산기 도구)과의 숫자를 펀칭, 우리가 얻을 :

• Zo = 177.6Ω
• L = 642.9 pH / mm
• C = 0.0465 pF / mm
• R = 34.46mΩ / mm
• 지연 = 530.4ps

이제 손실 전송 라인 요소를 사용하여 LTSpice에이 값을 입력하고 시뮬레이션하면

위 회로의 시뮬레이션은 다음과 같습니다.

이 결과를 통해 100Ω 출력 임피던스로 문제가 발생하지 않아야합니다.

단지 우리가 20Ω의 출력 임피던스를 가진 드라이버를 가지고 있다고한다면 결과는 상당히 다를 것입니다 (50Ω에서도 0.7V 오버 / 언더 슈트가 있음). Kortuk가 TLine으로 취급하지 않더라도 일괄 매개 변수를 확인하기 때문에 2ns에서의 오버 슈트는 커패시턴스가없는 (~ 3.7V) 더 적습니다.

일반적으로 지연 시간 (신호가 드라이버에서 입력으로 이동하는 시간)이 상승 시간의 1/6 이상인 경우 트레이스를 전송 라인으로 처리해야합니다 (일부는 1/8 일, 일부는 0.525 ns 지연과 2ns 상승 시간으로 2 / 0.525 = 3.8 (<6)로 TLine으로 취급해야합니다. 상승 시간을 4ns-> 4 / 0.525 = 7.61로 늘리고 동일한 20Ω 시뮬레이션을 다시 수행하면 다음과 같은 결과가 나타납니다.

우리는 울림이 훨씬 적다는 것을 알 수 있으므로 아마도 조치를 취할 필요가 없습니다.

따라서 매개 변수에 가깝다고 가정하면 문제를 일으킬 가능성이 거의 없습니다. 특히 LPC1788 데이터 시트보다 빠른 2ns의 상승 / 하강 시간을 선택했기 때문에 (p.88 Tr min = 3 ns, Tfall min = 2.5 ns)
확실히, 각 라인에 50 Ω 직렬 저항을 놓아도 아프지 않을 것입니다.

덩어리 구성 요소 모델

위에서 언급 한 바와 같이, 회선이 전송 회선이 아니더라도 집중된 매개 변수로 인해 링잉이 발생할 수 있습니다. Q 가 충분히 높으면 트레이스 L과 리시버 C가 많은 울림을 유발할 수 있습니다 .
경험적으로 볼 때, 완벽한 스텝 입력 에 응답하여 Q가 0.5 이하이면 울리지 않으며 1의 Q는 16 %의 오버 슈트와 Q의 2 44 %의 오버 슈트를 갖습니다.
실제로 스텝 입력이 완벽하지는 않지만 신호 스텝에 LC 공진 주파수 이상의 상당한 에너지가 있으면 링잉이 발생합니다.

따라서 20Ω 드라이버 임피던스 예에서 라인을 집중 회로로 취급하면 Q는 다음과 같습니다.

$Q = \dfrac{\sqrt{\dfrac{L}{C}}}{Rs} = \dfrac{\sqrt{\dfrac{62.36 nH}{9.511 pF}}}{20 \Omega} = 4.05$

(커패시턴스는 5pF 입력 커패시턴스 + 라인 커패시턴스-라인 저항 무시 됨)

완벽한 단계 입력에 대한 응답은 다음과 같습니다.

$V_{overshoot} = 3.3 V \cdot e^{-\dfrac{\pi}{\sqrt{ (4 \cdot Q^2) - 1}} } = 2.23 V$

따라서 최악의 경우 오버 슈트 피크는 3.3V + 2.23V = ~ 5.5V입니다.

상승 시간이 2ns 인 경우 상승 시간으로 인해 LC 공진 주파수와이를 초과하는 스펙트럼 에너지를 계산해야합니다.

벨소리 주파수 = 1 / (2PI * sqrt (LC)) = 1 / (2PI * sqrt (62.36nH * 9.511pF)) = 206MHz

울림 빈도 = $\dfrac{1}{2 \pi \cdot \sqrt{LC}} = \dfrac{1}{2 \pi \cdot \sqrt{62.36nH \cdot 9.511pF}}$ = 206MHz

2ns의 상승 시간은 (거의 규칙) "무릎"주파수 아래에 상당한 에너지를가집니다.

0.5 / Tr = 0.5 / 2ns = 250MHz로, 위에서 계산 된 벨소리 주파수 이상입니다.

정확히 울리는 주파수의 니 주파수를 사용하면 오버 슈트가 완벽한 스텝 입력의 절반 정도이므로 무릎 주파수의 ~ 1.2 배에서 무릎 단계의 완벽한 스텝 응답의 약 0.7을 살펴볼 것입니다.

따라서 0.7 * 2.23 V = ~ 1.6 V

2ns 상승 시간 = 3.3V + 1.6V = 4.9V 인 예상 오버 슈트 피크

해결책은 Q를 0.5로 낮추는 것입니다. $\dfrac{\sqrt{\dfrac{L}{C}}}{0.5}$= 162Ω 저항 (160Ω이 수행함).
위에서 100Ω 드라이버 저항을 사용하면 60Ω 직렬 저항을 의미합니다 (따라서 "50Ω 직렬 저항을 추가해도 손상되지 않음")

시뮬레이션 :

완벽한 단계 시뮬레이션 :

2ns 상승 시간 시뮬레이션 :

솔루션 (100Ω Rdrv + 60Ω 시리즈 저항 = 160Ω 총 R1 추가) :

160Ω 저항을 추가하면 0V 오버 슈트 임계 감쇠 응답이 생성됩니다.

위의 계산은 경험 법칙을 기반으로하며 완전히 정확하지는 않지만 대부분의 경우 충분히 가까워 야합니다. Jonhson과 Graham의 우수한 책 "고속 디지털 디자인"은 이러한 종류의 계산 및 그 이상에 대한 훌륭한 참고 자료입니다 (위와 유사한 것에 대해서는 NEWCO 예제 장을 읽으십시오. 도서)

Altera는 이 문서 에서 일부 유형의 SDRAM과 함께 사용할 것을 권장 하지만, FPGA 및 SDRAM (제공된 경우)에 내부 터미네이션을 사용하면 피할 수 있다고합니다. SDRAM이있는 FPGA 보드 중 어느 것도 연결에서 외부 터미네이션이 없으며 디바이스에는 내부 터미네이션이 없습니다. 이상적으로 사용되어야하는 것처럼 보이지만 실제로는 종종 중단됩니다. 당신은 그것을 멀리해야합니다.