왜 NAND 게이트가 컴퓨터에서 AND 게이트를 만드는 데 사용됩니까?

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이것이 AND 게이트의 표준 인 이유

두 개의 FET와 저항 대신 만들어 질 수 있을까요?

transistors logic-gates computer-architecture

— theonlygusti
소스

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NAND (및 NOR)는 기능적으로 완전합니다 . 즉, NAND (또는 NOR) 만 사용하여 모든 논리 기능을 구현할 수 있습니다. 어느 것이나 매우 편리하고 균일 한 빌딩 블록을 만들고 있습니다 . 그것이 유일한 (그리고 주된) 이유인지 확실하지 않습니다.

— 유진 Sh.

1

당신은 할 수 기술적으로 당신이 제안하는 일을 IFF에 당신이 것을 명심 (출력 하이가)는 MOSFET의 문턱 전압에 대해 감소 될 것이다. 10 억 개의 트랜지스터로 이것을 명심한다고 상상해보십시오.-당신은 그것들을 연결하지 않도록 명심해야합니다.

V_{O H}

$V_{OH}$

— Harry Svensson

26

IC 설계와 관련하여 저항은 물리적으로 트랜지스터보다 큽니다. 그리고 고밀도 IC를 설계 할 때 저항에 의해 발생하는 손실은 로직 게이트 구성 요소로서 저항을 매우 바람직하지 않게 만든다.

— mkeith

3

AND, OR 게이트 : 3 개의 트랜지스터. NAND, NOR 게이트 : 2 개의 트랜지스터. 왜?

— phuclv

4

여기에 두 가지 질문이있는 것 같습니다. “예를 들어 낸드 게이트에서 두 개의 추가 트랜지스터 대신 풀 다운 저항을 사용하지 않는 이유는 무엇입니까?” 장소?”

— ctrl-alt-delor

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논리에 대한 비 반전 동작 (즉, AND 또는 OR 대 NAND 또는 NOR)을 얻으려면 "소스 팔로워"모드라고도하는 공통 드레인 모드에서 트랜지스터를 작동해야합니다.

이 모드의 로직 문제는 다음과 같습니다.

전압 게인이 없습니다. 몇 단계 이상이 지나면 신호는 아무것도 아닙니다.
입력과 출력 사이에는 상당한 오프셋 (임계 전압이라고 함)이 있습니다. 높은 수준의 출력은 해당하는 높은 수준의 입력보다 낮습니다.

이러한 문제는 함께이 게이트의 출력을 다른 사본 자체의 입력에 연결할 수 없음을 의미합니다. 이것은 더 복잡한 회로를 만드는 데 오히려 쓸모가 없습니다.

이것이 모든 성공적인 로직 제품군 ¹ 이 공통 소스 (또는 공통 이미 터) 모드에서 트랜지스터를 사용하여 구축되는 이유 인데,이 모드는 상당한 전압 이득과 입력과 출력 사이의 누적 오프셋이 없지만 출력은 입력과 관련하여 반전됩니다. 따라서 기본 기능에는 반전 (NAND 또는 NOR)이 포함됩니다.

보너스로 NAND 및 NOR 게이트는 "기능적으로 완전"하므로 모든 NAND 게이트 또는 모든 NOR 게이트에서 모든 논리 기능 (래치 및 플립 플롭과 같은 저장 요소 포함)을 구축 할 수 있습니다.

¹ 구체적으로는 전압을 논리 상태로 사용하는 논리 제품군입니다. 여기에는 RTL, DTL, TTL, PMOS, NMOS 및 CMOS가 포함됩니다. ECL 과 같은 전류 모드 로직 제품군 은 실제로 이미 터 팔로워와 공통베이스 트랜지스터의 조합을 사용하여 포화 (속도)를 피하면서 동일한 끝을 달성합니다.

— 데이브 트위드
소스

2

흥미로운 부가 질문은 우리가 다른 모든 게이트에 이것을 사용하지 않는 이유입니다.

— 여호수아

2

@Joshua : "이것"이 무엇을 의미하는지 잘 모르겠지만, 현재 모드 논리라면 비교적 큰 게이트 당 정상 상태 전력 소비와 관련이 있습니다.

— Dave Tweed

@DaveTweed 나는 Joshua가 이것을 의미한다고 생각합니다. OP가 제안하는 것을 수행하고, 2 NMOS를 전압 추종자 (전압 이득 없음)로 구현하고 구현되는 모든 논리의 다음 단계에서는 고전압 이득을 사용합니다. 따라서 "전압 추종자"/ "어딘가의 인버터"를 번갈아 가며 사용하십시오. - 왜 여호수아에 의한 문제는 그 디자인 (추종자 / 인버터 교류가) 특별히 사용되지 않습니다. -귀하의 의견이 그에 반한 것일 수 있습니다. 귀하의 답변에 대한 이해 / 추론에 어려움이 있습니다.

— Harry Svensson

@HarrySvensson : 당신이 옳을 수도 있습니다. 나는 또한 여호수아가 "다른 모든 문"의 의미를 확신하지 못했지만, 어둠 속에서 찌르기로 결정했습니다. 그가 명확하게 돌아 오지 않았기 때문에 우리는 결코 알지 못할 것입니다.

— Dave Tweed

2

@HarrySvensson 당신과 DaveTweed는 이미 문제가 있다고 말했습니다.

— Joshua

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당신이 설명하는 것은 PMOS 논리 입니다. CMOS에 비해 몇 가지 중요한 단점이 있습니다.

저항 값이 낮 으면 게이트가 활성화 될 때 게이트가 상당한 양의 정적 전력을 소비합니다. CMOS 게이트는 능동적으로 스위칭하지 않을 때 본질적으로 전력을 소비하지 않습니다.
저항 값이 높으면 출력에 의해 구동되는 게이트의 커패시턴스가 저항을 통해 방전되어야하므로 게이트가 느리게 꺼집니다. 또한 고가의 저항은 일련의 상보 형 트랜지스터보다 더 많은 면적을 소비 할 수 있습니다.
프로세스 관련 이유로 PMOS는 역 NMOS 로직 보다 효율이 떨어집니다 .

— 황혼
소스

4

아니요, OP는 N 채널 트랜지스터를 보여줍니다. 완전히 다른 이유로 실패합니다.

— Dave Tweed

3

@DaveTweed 나는 부분이 제도 오류라는 가정하에 일하고있었습니다. 별도의 답변으로 무엇이 잘못되었는지 설명하고 싶다면 도움이 될 수도 있습니다.

— duskwuff

5

P 채널 트랜지스터라면 AND 기능이 아닌 NOR 기능을 구현할 것입니다.

— Dave Tweed

4

이 답변이 많은 혼란을 안겨주었습니다.

— Harry Svensson

3

@HarrySvensson Hot-Network-Question 증후군 일 것입니다. 작은 도메인 지식을 가지고 있으며, 단지 수 (101) 담당자와 사이트 전체 사용자의 홍수 upvote에 , downvote 없습니다. 이런 작은 사이트에서 통계를 많이 왜곡합니다.

— 파이프

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내가 아직 언급하지 않은 이유 : 기술 제약 :

칩의 저항기는 트랜지스터에 비해 방대 합니다. 적절한 값을 얻기 위해 가장 작은 트랜지스터보다 큰 차수를 말합니다. 다시 말해, 적절한 CMOS (정적 전류, 드라이브 레벨, 출력 스윙)를 통해 얻을 수있는 다른 모든 장점 외에도 훨씬 저렴합니다.
패터닝 : 로직의 트랜지스터는 반복적으로 패터닝되므로 크기가 작을 수 있습니다. 또한 더 높은 수율과 더 일관된 성능을 얻을 수 있습니다. 저항기를 던지면이가 망칠 것입니다.
캐패시턴스 : 논리 시스템에서 속도의 한계는 다음 단계의 캐패시턴스입니다. 커패시턴스가 높을수록 더 느리거나 (성능이 낮음) 더 많은 구동 강도가 필요합니다 (더 큰 트랜지스터, 더 많은 면적, 더 많은 정전류, 더 많은 전력 소비, 더 많은 커패시턴스가 이전 단계에 표시됨). 큰 저항은 아마도 물리적으로 넓은 영역을 차지하기 때문에 충전에 많은 정전 용량을 줄 것입니다. 성능이 저하 될 수 있습니다.

이는 때때로 로직 트랜지스터가없는 (아날로그 / RF 애플리케이션 용) 더 전문화 된 기술에서 수행됩니다.

— 조렌 베스
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트랜지스터 저항 로직은 지식 분야입니다. 저항에 의존하는 로직 게이트의 특성은 트랜지스터를 사용하는 특성과 매우 다릅니다. 우선, 높은 상태로 유지되는 풀다운 저항은 지속적으로 전력을 소비합니다. 이는 배터리 구동 식 또는 고밀도 설계에 문제가 될 수 있습니다. 반대 방향으로 적용됩니다 (풀다운이 낮게 유지 된 경우).

큰 차이가있는 또 다른 영역은 속도와 주행 강도입니다. CMOS에 사용되는 푸시 풀 출력 구조는 정적 일 때 전력을 소비하지 않고 빠르게 전환 할 수 있습니다.

그린 회로는 전혀 작동하지 않습니다. 입력 전압이 VCC보다 높지 않으면 NMOS를 최상위 분기에 넣을 수 없습니다. 출력에 전혀 부하가 많으면 회로가 VCC 근처에서 운전할 수 없습니다. 일부 논리 게이트에서 "높음"으로 인식 되기에는 충분히 높지 않을 수도 있습니다.

이것은 단순한 이쑤시개가 아닙니다. 실제로 NAND와 NOR처럼 자연스럽게 반전되지 않는 한 한 단계에서 Rail-to-rail을 전환하는 것을 구축하는 것은 매우 어렵습니다. 그리고 이것이 AND 게이트가 NAND와 NOT (인버터)을 사용하는 실제 이유입니다. 세계 어느 누구도 6 개 미만의 트랜지스터로 범용 CMOS AND 게이트를 만드는 방법을 모른다. OR에도 동일하게 적용됩니다.

— 엠 키스
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VDD 이상의 게이트 바이어스 소스가없는 NMOS 트랜지스터를 사용하여 하이 사이드 신호를 전환하는 것은 5 볼트 NMOS 디바이스에서는 드문 일이 아닙니다. 스위칭 임계 값은 2.4V 미만이므로 노드를 4V로 올릴 수있는 약한 풀업을 가질 수 있으며이를 사용하여 패스 트랜지스터의 게이트를 작동시킨다. Atari 2600의 TIA 칩에 포함 된 다이나믹 시프트 레지스터는 이러한 방식으로 구현됩니다.

— supercat

감사합니다, @supercat. 나는 몰랐다. 그러나 많은 제한이 있습니다. 그리고 OP의 회로가 실용적인 범용 AND 게이트가 아니라는 사실을 바꾸지 않습니다. 그러나 VCC 근처에서 입력이 필요하지 않은 부하에 대해서는 작동 할 수 있습니다.

— mkeith

6

TTL 로직의 주요 이유는 대부분의 로직 제품군에서 게인 요소가 반전되기 때문입니다. 구동 특성이 좋은 비 반전 출력을 위해서는 추가 인버터가 필요합니다.

이 인버터는 나쁜 것입니다.

힘을 사용합니다
논리 기능을 느리게합니다
일반적으로 반전에 신경 쓰지 않고 때로는 필요합니다.

우리는 일반적으로 개별 게이트로 속도를 싸우고 있기 때문에 (또는 우리가 유일한 선택이었을 때) 역전 게이트가 하루를 지배했습니다. 비 반전 게이트를 사용할 수 있습니다 (7400과 7408 비교).

이것의 주요 예는 and-or-invert gate 입니다. 일반적인 TTL 번호의 경우 전파 지연은 NAND 및 NOR과 동일하지만 두 가지 수준의 논리가 포함됩니다.

— 흠
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CMOS 디자인을 사용하면 다음과 같은 장점이 있습니다.

설명한 NMOS 논리에서 출력이 높으면 (두 입력 모두 높음) 전류 흐름에 대한 직접 (저항) 경로가 있습니다. 따라서이 경우 게이트는 정상 상태에서도 많은 양의 전력 (V ^ 2 / R)을 소비합니다. 그러나 CMOS에서는 전류가 4 개의 트랜지스터가 모두 켜져있을 때만 (즉, 게이트가 스위칭 될 때) 흐를 수 있습니다.
일반적으로 저항은 실리콘에서 달성하기가 매우 어렵고 많은 양의 칩 공간을 차지합니다. 또한 정확한 저항 값은 실제로 달성 할 수 없습니다.
NMOS 로직에서 출력 전압은 최대 값 (+ 5V)에 도달 할 수 없습니다. 최소값에 도달하면 트랜지스터가 꺼지기 시작하므로 충전 분기가 꺼집니다. 이는 노이즈 마진 감소로 직접 해석됩니다.
CMOS 로직은 매우 적은 수의 트랜지스터로 회로를 만들고 저전력을 소비하며 고속으로 작동하는 데 매우 쉽게 사용할 수 있습니다. 따라서 회로의 일부를 NMOS (저항성 부하 포함)로 만드는 것은 매우 번거롭고 비효율적입니다.

따라서 NAND 게이트와 인버터가 AND 게이트를 설계하는 데 사용됩니다.

— Parth K
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포인트 # 1은 왜 NMOS가 CMOS보다 더 많은 전력을 필요로 하는지를 잘 보여줍니다 .

— Camille Goudeseune

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NAND에서 AND를 빌드하면 로직에 최소 게이트 크기를 사용하고 인버터에서 2 개의 트랜지스터 크기를 조절하여 라인을 구동 할 수 있습니다. 이는 추가 트랜지스터에 사용되는 단지 더 많은 영역 (소비 된 애플리케이션에서 라인을 구동하는 데 필요한 저항의 크기를 고려함)을 희생시키면서 속도를 최대화하고 전력 손실을 최소화합니다.

또한 대학에서 배운 몇 가지 지혜를 공유하기 위해 (오래 전, 멀리 떨어진 은하계에서 ...) : 우리는 한 번 게이트 배열 논리에 대한 프레젠테이션을 즐겼습니다. 결국 한 학생이 엔지니어가 왜 모든 NAND 게이트가 칩에 칩에있을 때 사용 된 NAND 게이트의 수를 최소화해야하는지 물었습니다. 발표자의 답변은 30 년 동안 저와 함께했습니다. 그렇지 않으면 경쟁 업체가 그렇게하기 때문입니다.

경쟁 업체가 눈에 띄는 비용 차이없이 더 빠르고 전력 효율적인 회로를 만들 수 있다면 저항 사용은 엔지니어링 실수가 아니라 상업적 실수입니다.

— JBH
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비 증폭 게이트를 통과하는 논리 신호는 처음보다 훨씬 약해집니다. 칩 내에 비 반전 AND 게이트를 포함 할 수 있지만, 약한 출력에 의해 공급 된 게이트는 강한 출력에 의해 공급 된 게이트에 의해 공급 된 게이트보다 훨씬 느리게 스위칭 될 것입니다. NAND와 인버터가 출력이 약한 AND로 교체 된 경우보다, 및 하나의 다른 게이트가 더 적을 수 있습니다.

NMOS 및 PMOS 트랜지스터를 모두 사용할 수 있고 약한 출력 AND 게이트를 구축하려는 경우에도 CMOS NOR 게이트와 유사한 방식으로 게이트를 구성해야하지만 NMOS 및 PMOS 트랜지스터를 반대로하여 게이트를 피해야합니다. 정적 전력 손실. 저항기는 매우 비싸므로 반드시 필요한 경우가 아니면 사용하지 마십시오.

그러나 다른 답변에서 언급되지 않은 요점은 반전 게이트가 직렬 및 병렬 출력의 혼합을 포함 할 수 있다는 것입니다. 예를 들어, 하나의 반전 레벨 만 사용하여 "((X와 Y) 또는 (X와 Z) 또는 (Y와 Z))"를 계산하는 실용적인 복잡한 게이트를 가질 수 있습니다. 회로의 여러 위치에 출력을 공급하는 "AND"를 갖는 것은 실용적이지 않지만 "NOR"게이트의 하나 이상의 입력에 "AND"게이트 또는 하나 이상의 "OR"게이트를 포함 할 수 있습니다. "NAND"게이트의 더 많은 입력.

— 슈퍼 캣
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