이 연산 증폭기 버퍼가 진동하고 있는데 이유를 알 수 없습니다

현재 이것은 회로 기판에서 유일하게 조립 된 부품입니다. 이것은 입력에 있어야하는 간단한 인 버팅 버퍼 회로입니다. 연산 증폭기 (LTC6241HV)는 선형 벤치 전원 공급 장치에서 +/- 5V로 전원이 공급됩니다. 전원 핀은 0.1uF 캡으로 바이 패스됩니다.

1KHz 사인을 입력하고 출력에서 1KHz 신호에 ~ 405KHz 사인을 중첩시킵니다. 두 번째 PCB를 만들려고했지만 결과는 정확히 동일합니다.

누군가 이것의 원인이 무엇인지 알고 있다면 기꺼이들을 것입니다.

LTC6241HV 데이터 시트

operational-amplifier buffer oscillation

— 사용자
소스

와우, 1MEGohm : 위험합니다. R1, R3을 줄이십시오.

— glen_geek

가장 큰 문제 : 루프 이득에 저역 통과 특성을 제공하는 커패시터 C6 결과적으로, 특히 단일 이득 구성으로 인해 위상 마진을 감소시키는 추가적인 위상 변이

— LvW

높은 Z가 필요한 경우 R1에 병렬로 작은 커패시터 (몇 pf)를 추가하십시오. 진동을 없애는 데 도움이됩니다. 그러나 고주파수 응답에 영향을 미칩니다. 최적의 값은 약 1MHz에 평평한 응답을 허용해야합니다.

— glen_geek

R3을 줄일 수 없다면 (적어도 100k 이상, 더 낮 으면 더 낫다) 커패시터를 사용하여 R1을 션트하여 100kHz 이하의 대역폭을 설정할 수있다. 그렇지 않으면, 100kohm 정도의 비 반전 입력을 접지로 분류하여 루프 게인을 줄일 수 있습니다.

— carloc

이 문제에 대한 부하 커패시턴스에 대해 질문 한 사람이 있습니까? 모든 케이블을 사용하면 xx pF / m이되고 데이터 시트는 안정성을 위해 시리즈 R 대 부하 pF를 지정합니다. -1 이득을 위해이 장치를 선택한 이유는 무엇입니까? 하중 pF는 무엇입니까?

— Tony Stewart Sunnyskyguy EE75

답변:

칩 공급 업체는 사용자 가 데이터 시트 에 애플리케이션 예제 로 표시된 일반적인 설계 오류를 피하기를 원합니다. 이것은 LTC6241에 대한 데이터 시트에서 Linear Technology에 의해 해결되었습니다. 다른 많은 opamp에도 적용됩니다.

이러한 연산 증폭기의 우수한 잡음 성능은 차동 쌍의 큰 입력 장치에 기인 할 수 있습니다. 수백 킬로 헤르츠를 초과하면 입력 커패시턴스가 상승하고 선택하지 않은 경우 충분한 안정성 문제가 발생할 수 있습니다. 연산 증폭기 주변의 피드백이 저항성 (RF)이면 RF, 소스 저항, 소스 커패시턴스 (RS, CS) 및 앰프 입력 커패시턴스를 사용하여 폴이 생성됩니다. 낮은 게인 구성에서 킬로 옴 범위의 RF 및 RS에서도 (그림 4)이 극은 과도한 위상 편이 및 발진을 일으킬 수 있습니다. RF와 병렬 인 소형 커패시터 CF는이 문제를 해결합니다.

개략도

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

— glen_geek
소스

glen_geek 에서 제안한 것처럼 R1에 15pF 한도를 추가했습니다. 주파수에서. 발진 (~ 400KHz)의 유효 임피던스는 25KOhm 이상입니다. 1MOhm R1과 병행하여이 수치는 거의 변하지 않습니다. 그 주파수에서. 이득은 약 -0.025이므로 높은 주파수입니다. 걸러 내십시오. 예상대로 출력은 이제 정현파입니다. 당신의 기여에 감사합니다!

— user733606

그 주파수에서. 이득은 약 0.025이므로 높은 주파수입니다. 걸러 내십시오. 그게 무슨 뜻인지 설명해 줄 수있어? 이 연산 증폭기의 이득은 (-1)이라고 생각했습니다. 0.025에 도달 한 이유는 무엇이며 주파수에 영향을받는 이유는 무엇입니까?

— Eran

400Khz에서 Err 15pF 캡은 약 26.5Kohm의 임피던스를 가지며 R1은 그 수치를 거의 변경하지 않으므로 연산 증폭기가 해당 주파수에서 갖는 이득을 갖습니다. -26.5K / 1M = -0.0265는 높은 주파수에서 감쇠입니다. 이것은 낮은 주파수에서 이득과 비교됩니다. 즉, 캡의 임피던스가 훨씬 높은 5KHz이므로 opamp의 이득은 -1에 가깝습니다. 이것은 저역 통과 필터의 일반적인 동작입니다.

— user733606

권리! 비록 당신이 글을 썼지 만, 커패시터와 저항의 임피던스가 병렬로 연산 증폭기의 전체 이득을 변경한다고 생각하지 않았습니다. 2 개의 1M 저항이 있기 때문에 이득이 여전히 (-1)이라고 생각했습니다. 감사!

— Eran

+1 제가 많이 사용했던 CMOS 입력 부분 중 하나에는 프런트 엔드가 여러 개의 MOSFET을 병렬로 구성하고 각 입력에 대해 절반의 트랜지스터가있는 XY 배열로 배열되어 있습니다. 이러한 방식으로 웨이퍼 전체의 변동이 최소화되고 Vos가 최소화된다. 높은 값의 피드백 저항이 일반적인 저전력 애플리케이션을 목표로하고 있음에도 불구하고 그 결과 (높은 입력 커패시턴스)는 데이터 시트에 공개되지 않습니다. 따라서 TI는 LTC만큼 열악하지 않을 수 있습니다.

— Spehro Pefhany

회로의 균형을 맞추려면 (+) 핀 3 입력과 직렬로 연결된 499K 저항이 필요합니다. 오프셋을 취소하고 발진 문제를 해결할 수 있습니다.

— Dan_LXI
소스