IC 칩에서 VDD + 0.3V 입력 제한은 어디에서 제공됩니까?

입력 전압이 -0.3V ~ 6.0V ( ref , pdf 페이지 4)와 같이 상당히 넓은 (절대 최대) 범위에 걸쳐 있을 수 있고 "모든 핀의 입력 전압"을 갖도록 지정하는 다양한 집적 회로가 있습니다. 입력 전압 에 따른 구속 , 예를 들어 -0.3V ~ VDD + 0.3V

실제로, 칩이 입력 전압을 0.3V 이상 초과하는 전압에 대해 I / O를 견딜 수는 없지만 입력 전압이 허용하는 것의 절대 최대 사양 내에있게하고 어떤 종류의 외부 레벨을 적용하게합니다. 해당 입력으로 회로를 전환합니다.

그렇다면 집적 회로 I / O 핀 사양에서 이러한 종류의 제한에 대한 실질적인 이유는 무엇입니까?

입력 핀과 칩의 VDD 네트 사이에 ESD 보호 다이오드가 연결되어있을 수 있는데, 이는 일반적으로 역 바이어스되는 방식입니다 (피터 스미스의 답변에 구성이 나와 있음). 긍정적 인 ESD 이벤트가 발생하면 전류가 임피던스가 낮은 VDD 네트워크로 흘러 입력 핀에 연결된 하나의 불량한 CMOS 게이트에 모두 덤프 된 경우보다 손상이 덜 발생합니다.

한계는 VDD + 0.3V이므로 장치에서 다이오드는 PN 접합 대신 쇼트 키 유형일 가능성이 높습니다. PN 접합의 경우 일반적으로 VDD + 0.6V 정도의 한계가 표시됩니다.

이 장치에 VDD (0.3 또는 0.4V 이상) 이상의 입력 전압을 적용하는 경우이 다이오드를 바이어스하고 소스에서 높은 전류를 끌어옵니다. 소스가 손상되거나 소스가 충분한 전류를 공급할 수있는 경우 칩을 손상 지점까지 가열합니다.

이러한 조건에서 저항을 사용하여 입력 핀으로 전류를 제한하면 회로가 제대로 작동 할 수 있습니다. 또는 특히 칩이 매우 낮은 전력의 칩인 경우 전체 칩 (및 동일한 VDD에 연결된 다른 것)이 입력 핀을 통해 전원이 공급되어 의도하지 않은 동작이 발생할 수 있습니다.

이것은 입력 보호 다이오드 때문입니다.

일반적인 입력은 다음과 같습니다 (CMOS 인버터 표시).

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

최신 부품의 다이오드는 쇼트 키 장치입니다. 이 다이오드는 짧고 낮은 에너지 과도 현상을위한 것이며 많은 전류 (일반적으로 몇 mA)를 처리 할 수 ​​없습니다.

0.3V 드롭은 칩 핀을 보호하는 데 사용되는 쇼트 키 클램핑 다이오드에서 비롯됩니다. 이 다이오드는 일반적으로 각 핀과 두 개의 전원 레일 사이에 연결됩니다. 이들이 0.3V 이상으로 순방향 바이어스되면 임의로 큰 전류가 흐를 수 있습니다.

다이오드는 ESD에 의해 생성 된 과도 전류를 흡수하도록 설계되어 민감한 MOSFET 게이트를 과전압으로부터 보호하는 제한된 양의 에너지를 처리 ​​할 수 ​​있습니다. 그러나 임피던스가 낮은 소스로 구동하면 처리 할 수있는 것보다 더 많은 에너지를 빠르게 덤프 할 수 있습니다.

실제로 쇼트 키 클램핑 다이오드와 VDD + 0.3V는 모두 동일한 근본 원인으로 존재하며 SCR 래치 업 입니다. 모든 CMOS IC의 설계는 실제로 본질적으로 한 쌍의 BJT 트랜지스터를 만듭니다. 그것은 단순히 p 형 및 n 형 실리콘 기판이 배치 된 결과이다. VLSI Universe 의이 그림 은이를 잘 보여줍니다.

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두 개의 고유 BJT 트랜지스터 (Q2 및 NPN)와 Q1 (PNP)이 제공됩니다. 그것들은 하나의 N- 웰과 하나의 P- 웰을 공유하지만, 이러한 특정 배열은 SCR (Silicon Controlled Rectifier)이라고하는 것을 형성한다 . 어쨌든 이것은 바람직하지 않지만이 분노의 불행한 부작용입니다. 특정 규칙을 준수해도 문제가되지 않습니다.

일반적인 SCR에는 양극, 음극 및 게이트의 세 가지 단자가 있습니다. 일반적으로 캐소드와 관련하여 양극에서 양의 전압으로 제어해야하는 일부 장치의 경우 순방향 바이어스되지만 게이트가 활성화되지 않으면 SCR이 전류를 차단합니다. 게이트를 활성화하려면이 설계에서 애노드 전압이되는 임계 값을 넘어 게이트를 상승시켜야합니다. 래치가 활성화되면 게이트가 떨어지더라도 그대로 유지됩니다. 양극 전압이 거의 제로 전류로 떨어질 때까지 켜져 있습니다. CMOS IC의 경우, 음극은 칩 GND와 유사하며 양극은 VDD 레일이며 게이트는 I / O 핀입니다. 이것은 I / O 핀이 VDD보다 훨씬 높아지면 래치를 가능하게하고 VDD와 GND 사이에 단락을 발생시켜 매우 많은 양의 전류를 발생시키고 그 전류로 인해 래치가 IC를 계속 연소시킵니다.

작은 과도 전류 스파이크를 방지하기 위해 I / O 라인에 Shottky 다이오드를 추가하여 입력을 안전 영역 내에서 GND-0.3V 및 VDD + 0.3V로 고정합니다. 이 다이오드는 적은 양의 전류 만 소비 할 수 있으며보다 견고한 설계를 위해 외부 클램핑이 여전히 필요할 수 있습니다.

더 많은 정보를 위해, EEVblog 는 이것에 대한 훌륭한 튜토리얼을했습니다 : EEVblog # 16-CMOS SCR Latchup Tutorial