주어진 MOSFET 게이트의 풀다운 저항 계산

비슷한 질문을 많이 찾아 보았지만 MOSFET의 플로팅 게이트에 대한 풀다운 저항의 정확한 값을 계산하는 방법에 대한 구체적인 답변을 찾지 못했습니다. 모든 사람이 1K, 10K 또는 100K "작동해야한다"고 질문을 피하는 것 같습니다.

N-Channel IRF510이 있고 9V에서 게이트를 실행하여 500mA에서 24V 의 를 전환하려는 $V_{DS}$경우 게이트의 풀다운 저항에 어떤 값을 사용해야하며 어떻게 그 값을 계산 했습니까?

다음은 허용되는 게이트 종단 저항의 경계를 결정하는 정량적 방법 $R_g$ 파워 MOSFET을위한이.

이것은 게으른 게으른 게으른 ( $L^3$ ) 접근 방식입니다. 그래서:

• 매우 간단한 FET 모델, , C gs 및 R g 만 포함됩니다. $C_{\text{gd}}$$C_{\text{gs}}$$R_g$
• FET 커패시터는 선형으로 만 간주됩니다.
• FET 게이트는 통해 소스로 끌어 내렸다 .$R_g$
• 선형 램프보다 더 복잡한 V ds 강제 전압이 사용됩니다. $V_{\text{ds}}$

( ) 접근법 의 의도는 가능한 단순하지만 여전히 의미있는 모델을 사용함으로써 최소한의 노력으로 최대 통찰력 / 유용성을 얻는 것입니다. $L^3$

모델은 저항 풀다운 기능이있는 간단한 용량 성 분배기입니다. 는 주파수 영역에서 해결 된 다음 역 Laplace가 시간 영역에서 변환되었습니다. $V_{\text{gs}}$

이 모델을 사용하여 세 가지 작동 조건을 분석합니다.

1. $R_g$$\infty$
2. $R_g$$V_{\text{ds}}$$V_{\text{ds}}$
3. $R_g$

$R_g$$\infty$

$R_g$$\infty$

$V_{\text{gs}}$$\frac{C_{\text{gd}} V_{\text{ds}}}{C_{\text{gd}}+C_{\text{gs}}}$

$V_{\text{gs}}$$V_{\text{ds}}$$C_{\text{gd}}$$C_{\text{gs}}$

$V_{\text{ds-max}}$
$C_{\text{gd}}$$C_{\text{rss}}$
$C_{\text{gs}}$$C_{\text{ciss}}$$C_{\text{gd}}$
$V_{\text{gth-min}}$

$V_{\text{gs}}$

$R_g$

$R_g$

$V_{\text{gs}}$$C_{\text{gd}} V_{\text{dsSlp}} R_g \left(1-e^{-\frac{t}{R_g \left(C_{\text{gd}}+C_{\text{gs}}\right)}}\right)$

$V_{\text{dsSlp}}$$V_{\text{ds}}$$R_g$$V_{\text{gs}}$

$V_{\text{ds}}$$R_g$

왜 이것을 보는 데 시간이 낭비됩니까? 그게 다라면 우리 모두 롤오버하고 잠을 자고 행복해질 수 있습니다. 그러나 여기에는 더 많은 것이 있으므로 다음에 약간 살펴 보겠습니다.

$R_g$

$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{gs}}$$\text{(20pF) }\text{(25V/50nsec) }\text{Rg} \left(1-e^{-\frac{\text{50 nsec}}{\text{(20pF + 115pF)} \text{ Rg}}}\right)$

$R_g$$V_{\text{gs}}$$R_g$

$R_g$$V_{\text{ds}}$$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{ds}}$

의 최소값 찾기$R_g$

$R_g$

$C_{\text{gs}}$$C_{\text{gd}}$$V_{\text{ds}}$

LC 공진 회로의 경우 :

$\frac {Z_o} {R}$$Z_o$$\sqrt {\frac {L} {C}}$

$C_{\text{gs}}$$Z_o$$R_g$$Z_o$$R_g$$Z_o$

명심해야 할 것들

• $R_g$
• $R_g$$R_g$ R g R g - $R_{g-\max }$$R_g$$R_{g-\min }$
• 모든 FET는 dV / dt 효과, 특히 오래된 기술 부품을 보여줍니다.

이것을 MOSFET의 게이트 회로 저항에 필요한 최소한의 지식으로 생각하십시오.

1kΩ, 10kΩ 또는 100kΩ이 작동해야합니다.

풀다운의 목적이 무엇이고 언제 중요한지 생각해보십시오. 정상 작동 중에 게이트는 일반적으로 능동적으로 양방향으로 구동됩니다. 풀다운 저항은 그다지 유용하지 않으며 최선의 방법은 방해가되지 않습니다.

일반적으로 풀다운의 목적은 기동 중에 액티브 게이트 구동 회로의 임피던스가 높은 동안 FET를 끄는 것입니다. 예를 들어, 게이트가 마이크로 컨트롤러 핀에서 직접 구동되는 경우 발생할 수 있습니다. 마이크로 클럭이 실행되기 시작하는 데 10 초가 걸릴 수 있으며 핀을 알려진 출력 상태로 만드는 명령을 실행합니다. 예를 들어, 일부 인덕터가 포화되는 것을 방지하기 위해 FET가 한 번에 몇 µs 동안 만 켜져 있으면 좋지 않을 수 있습니다. 이러한 경우 FET가 깨어날 때 과도한 전류가 발생할 수있을뿐만 아니라 과도한 전류로 인해 실제로 전원 공급 장치가 완전히 올라가는 것을 막을 수 있습니다.

풀다운 값을 결정하는 기준은 무엇입니까? 한쪽 끝에서 게이트가 제 시간에 방전 될 수 있도록 저항이 충분히 낮아야하며 시동 과도 상태로부터의 용량 성 결합에도 불구하고 낮은 상태로 유지 될 수 있습니다. FET의 게이트는 저항이 매우 높고 대부분 용량 성으로 보입니다. 큰 저항조차도 결국 게이트 커패시턴스를 방전시킬 수 있습니다. 제한 요소는 장치의 전원을 껐다가 다시 켜는 속도입니다. 일반적으로 이것은 문제가되지 않습니다. 시동 과도에도 불구하고 게이트를 낮게 유지하는 것은 판단하기가 훨씬 어렵습니다. 왜냐하면 이러한 과도 현상이 발생하는 위치와 게이트 노드에 얼마나 강하게 연결되는지 알기가 거의 불가능하기 때문입니다. 이것이 바로 그러한 범위를 보는 이유입니다. 아무도 실제로 필요한 것을 알지 못하므로 실험하고 속도를 줄이거 나 더 가능성이 높습니다. 좋은 숫자를 고르세요. 좋은 사람들에 대한 다른 사람들의 생각은 다양합니다.

다른 한편으로, 풀다운으로 인해 게이트를 빠르게 또는 전혀 높이는 데 걸리는 상당한 전류를 끌어 들이기를 원하지 않습니다. 스위칭 중에 1A를 소싱 할 수있는 FET 드라이버를 사용하는 경우 1kΩ 풀다운에서 10mA를 추가하는 것은 무의미합니다. 반면, 게이트가 마이크로 핀에서 직접 구동되는 경우 1kΩ 풀다운의 추가 5mA가 큰 불편을 초래할 수 있습니다. 이 경우 10kΩ이 더 좋습니다. 그보다 더 높을 필요는 없지만 FET가 장시간 켜져있는 일부 저전력 회로에서는 100kΩ이 필요할 수 있습니다.

내가 말했듯이 1kΩ, 10kΩ 또는 100kΩ이 작동해야합니다.