MOSFET의 게이트 전하 곡선 (밀러 고원)이 Vd에 의존하는 이유는 무엇입니까?

MOSFET의 게이트 전하 곡선 (정확히 : Miller 고원 부분)이 드레인 소스 전압 Vd에 의존하는 이유를 이해하지 못합니다.

예를 들어, IRFZ44 의 데이터 시트는 4 페이지 (그림 6)에 서로 다른 Vds 값에 대한 게이트 전하 곡선을 보여줍니다.

더 큰 Vd에 대해 Miller 고원이 더 긴 이유는 무엇입니까? 고원이 Cgd에 의존하지 않습니까? 그러나 Vd가 클수록 Cgd (= Crss)가 작아집니다 (데이터 시트의 그림 5 참조). Miller 고원이 짧아지지 않습니까?

"밀러 고원이 더 큰 위해 왜 더 긴 가요?"$V_{\text{ds}}$

짧은 대답은 Miller Plateau 너비가 에 대한 곡선 아래 면적에 따라 조정된다는 것입니다 . 그런데 왜? $C_{\text{gd}}$

밀러 고원은 무엇을 보여줍니까?

밀러 효과는 소위 밀러 커패시턴스라고 하는 FET의 드레인과 게이트 ( ) 사이에 유효 커패시턴스가 있기 때문에 존재합니다 . 데이터 시트에서 그림 6의 곡선은 일정한 전류로 FET를 게이트로 켜고 드레인은 전류 제한 회로를 통해 일부 전압 로 끌어 올려 생성된다 . 게이트 전압이 임계 값을 초과하여 드레인 전류가 한계에 도달하면 (전류 제한 회로에 의해 설정 됨) 가 떨어지기 시작 하여 게이트를 통해 전하가 대체됩니다 . 하지만 제로 볼트로 폭포에서 , V dd V ds C gd V ds V dd V G C $C_ {\text {gd}}$$V_ {\text {dd}}$$V_ {\text {ds}}$$C_ {\text {gd}}$$V_ {\text {ds}}$$V_ {\text {dd}}$$V_G$ ... 에서 나오는 변위 전류로 인해 밀러 고원입니다. $C_ {\text {gd}}$

Miller 고원은 의 충전량을 너비별로 보여줍니다 . 주어진 FET의 경우 Miller Plateau의 폭은 스위치 가 의해 통과되는 전압의 함수입니다 . 그림은 가 와 정렬되어 있음을 보여줍니다 . V ds V G V $C_ {\text {gd}}$$V_ {\text {ds}}$$V_G$$V_ {\text {ds}}$

IRFZ44의 게이트 전하 곡선은 의 세 범위를 보여줍니다 . Span1은 0V ~ 11V, Span2는 0V ~ 28V, Span3은 0V ~ 44V입니다. 이제 몇 가지 분명해야합니다. $V_{\text{ds}}$

• V ds V $V_{\text{ds}}$ Span3> Span2> Span1 $V_{\text{ds}}$$V_{\text{ds}}$
• $V_{\text{ds}}$ Span3에는 Span2 및 Span1이 포함됩니다.
• V $C_{\text{gd}}$ 범위 가 클수록 청구 금액이 더 큽니다 . $V_{\text{ds}}$
• 밀러 고원은 청구 로 더 넓어 질 것 입니다. $C_{\text{gd}}$
• 더 많은 것입니다.

이 결론이 너무 손이 흔들리고 뱀이 기름진 것처럼 보입니까? 그럼 이건 어때?

밀러 고원이 더 높은 위해 더 넓은 이유 -양적 모양$V_{\text{ds}}$

커패시터의 충전 방정식으로 시작하십시오.

Q = 차등 형태의 CV dQ = C dV

이제 는 상수가 아니라 의 일부 기능입니다 . 에 대한 IRFZ44 데이터 시트의 그림 5에서 곡선을 보면 에서 무한대가 아니며 지수 적으로 (ish) 빠지는 방정식이 필요합니다 . 이 작업을 수행 한 방법에 대한 자세한 내용은 여기서 다루지 않습니다. 일치하는 매우 간단한 양식을 선택하고 데이터에 맞추십시오. 따라서 장치 물리학을 기반으로 한 것이 아니라 약간의 노력만으로도 아주 잘 어울립니다. 때로는 그것이 필요한 전부입니다. V ds C gd V $C_{\text{gd}}$$V_{\text{ds}}$$C_{\text{gd}}$$V_{\text{ds}}$

C $C_{\text{gd}}$ =$\frac{C_{\text{gdo}}}{k_c \text{V}_{\text{ds}}+1}$

여기서 = 1056 pF = 임의 스케일링 계수
k $C_{\text{gdo}}$
$k_c$

이 적합 모델을 데이터 시트에서 확인 :

따라서 모델 표현식을 차등 방정식의 미분 형태에 연결하고 양쪽을 통합하면 다음과 같은 결과를 얻습니다. $C_{\text{gd}}$

Q = = 1056 pF log(0.41 V ds +1$\frac{C_{\text{gdo}} \log \left(k_c V_{\text{ds}}+1\right)}{k_c}$$\frac{\text{1056 pF } \log \left(\text{0.41 } V_{\text{ds}}+1\right)}{\text{0.41 }}$

Q의 플롯은 의 더 큰 변경에 대해 항상 증가 함을 보여줍니다 . $V_{\text{ds}}$

이것이 사실이 아닌 유일한 방법은 가 물리적으로 실현할 수없는 의 일부 값에 대해 음수 가 된 경우입니다. 따라서 더 많은 것이 있습니다. V $C_{\text{gd}}$$V_{\text{ds}}$

MOSFET이 전도되기 시작하면 채널에 캐리어가없고 이전에는없는 캐리어가 있으며 게이트 간 커패시턴스는 다운되지 않고 증가합니다. 그림 5에서 측정 된 정전 용량은 모두 V _GS = 0입니다.

주어진 V _GS에 대한 채널 전류의 크기는 V _DS 에 다소 의존 하기 때문에 유효 정전 용량의 증가도 마찬가지입니다.

곡선에서 두 번째 "무릎"의 위치는 주어진 V _DS에 대해 채널 전류가 증가하는 지점을 나타냅니다 .

더 높은 드레인 전압은 Cgd에서 더 많은 전하를 의미합니다. 그렇게 간단합니다. Cgd를 통한 전류는 Cgd의 전압 변화율을 결정합니다. 이 전류는 소스에 의해 제한되는 Ig이므로 더 많은 전하를 방전하는 데 더 많은 시간이 걸립니다.