왜 파형이 트리거보다 먼저 시작됩니까?

엔트리 레벨 디지털 스토리지 오실로스코프를 사용하여 SPI 버스 클럭 및 데이터를 분석하는 방법을 배우고 있습니다. I가 사용하고 BK 정밀 2542B를 A로부터의 클럭 및 MOSI 라인 출력을 측정하는 Netduino ARM 마이크로 컨트롤러를 이용한다.

이 이미지에서는 채널 1의 시계 (노란색)와 채널 2의 MOSI (파란색)가 있습니다. 트리거는 1.44V의 상승 에지 트리거를 사용하여 채널 1을 사용하도록 설정되어 있습니다. 클럭 구형파 진폭은 약 3.3V입니다.

트리거 표시기는 디스플레이 중앙에 수평이지만 왼쪽에 펄스가 있습니다. 나는 시계의 첫 번째 펄스가 트리거 위치에서 시작될 것으로 예상했다. 디지털 스토리지 오실로스코프를 사용하면 트리거 전 / 후 이벤트를 볼 수 있지만 첫 번째 펄스가 내가 생각했던 위치가 아닌 이유가 혼란 스럽습니다.

트리거링에 대한 나의 이해가 부정확합니까, 아니면 이상한 범위를 사용하고 있습니까?

편집 : 펄스 트레인의 폭은 300μs이고 2ms 간격으로 반복되며 트리거 홀드 오프 값은 500μs입니다. 홀드 오프를 조정해도 한 펄스가 트리거보다 우선한다는 사실은 변경되지 않았습니다.

편집 2 :

아날로그 오실로스코프 사용을 포함하여 신호를 더 분석 한 후 펄스 지속 시간이 300μs가 아닌 약 350μs 인 것으로 판단했습니다. 이것은 코드 생성 프레임의 결함 일 수 있습니다.

352μs의 홀드 오프 시간이 예상 결과를 산출한다는 사실을 발견했지만 매번 추가 펄스가 트리거보다 우선합니다.

펄스가 없거나 존재하지 않는 것을 보여주기 위해 몇 가지 프레임을 기록했습니다.

펄스 시간을 볼 수있을만큼 수평 시간축을 길게 설정하면, 그 사이에 항상 최소 1.7ms 인 것으로 보입니다.

따라서 리딩 펄스가 소스에서 발생하는 "글리치 (glitch)"의 결과라고 생각하지만 트리거 홀드 오프> 360μs가 여전히 예기치 않은 리딩 펄스를 생성하는 방법을 잘 모르겠습니다.

트리거 필터링 또는 지연이 설정되어있을 수 있습니다. 그렇지 않으면 규칙적인 상승 에지 트리거가 첫 번째 펄스에 걸리고 두 번째 펄스까지 기다리지 않아야합니다. 트리거 메뉴를 통해 신중하게 살펴보고 "필터", "지연", "홀드 오프"등을 끄십시오.

이 같은 신호는 Tektronix TDS3014를 사용하여 트리거 트리거 오프 값이 350μs ~ 1.5ms 이상인 경우에만 올바르게 트리거됩니다.

따라서 정답이 아닌 경우 하나 이상의 스코프를 가진 신호를 교차 점검하는 것이 정답이라고 생각합니다.

나는 BK 2542B가 첫 번째 펄스를 놓치거나 시계 펄스를 셀 수 없게 만드는 임의의 "글 리칭"또는 "쓰레기"를 표시하지 않고 시계를 올바르게 표시 할 수 없었습니다.

야, SPI 버스는 상승이 아니라 클럭 라인의 하강에서 동기화되므로 모든 것이 잘못 배치 된 것입니다!

감사합니다, Max

글쎄, 기술적으로 스코프는 아무 문제가 없었습니다. 상승하는 클럭 에지에서 동기화하고 싶었고 모든 스크린 샷이 있습니다. 아무도 그것이 첫 번째 펄스가 될 것이라고 말한 적이 없습니다 . 스코프가 충분히 일찍 기록을 시작하면 트리거가 첫 번째 펄스에 도달해야합니다. 운이 좋지 않으면 이미지 # 2가 나타납니다.

내가 이해할 수없는 것은 SS 신호가 아닌 CLK에서 트리거를 원하는 이유입니다. SS가 하락하면 거래가 시작될 때 CLK가 상승하지는 않습니다.

편집 : 항상 정확히 하나의 펄스를 그리워하는 것처럼 보이면 결국 스코프의 버그처럼 보입니다. 여전히 SS 트리거링이 도움이되는지 확인하십시오.