왜 신호선과 저항을 직렬로 연결합니까?

회로에서 많은 경우 저항이 신호 라인에 직렬로 배치되고 때로는 MCU의 VDD 라인과 직렬로 배치되는 것을 볼 수 있습니다. 이것의 의도는 라인의 노이즈를 제거하는 것입니까? 동일한 작업을 수행하기 위해 0.1µF와 같은 작은 캡을 사용하는 것과 다른 점은 무엇입니까?

두 가지 일반적인 이유는 게으른 레벨 변환에서 신호 무결성과 전류 제한입니다.

신호 무결성을 위해 pcb 트레이스와 부착 된 구성 요소에 의해 형성된 전송 라인의 임피던스 불일치는 신호 전이의 반사를 유발할 수 있습니다. 이들이 끝날 때까지 많은 사이클 동안 불일치를 반영하는 트레이스를 따라 앞뒤로 튀어 오를 수있는 경우, 신호 "링"은 레벨에 의해 또는 추가 에지 전이로 잘못 해석 될 수 있습니다. 일반적으로 출력 핀은 트레이스보다 임피던스가 낮고 입력 핀은 임피던스가 높습니다. 전송 라인 임피던스와 일치하는 직렬 저항 값을 출력 핀에 배치하면 즉시 전압 분배기가 형성되고 라인을 따라 이동하는 파면의 전압은 출력 전압의 절반이됩니다. 수신단에서 입력의 높은 임피던스는 본질적으로 개방 회로처럼 보입니다. 이것은 순간 전압을 원래의 전압으로 두 배로 증가시키는 동 위상 반사를 생성합니다. 그러나이 반사가 드라이버의 낮은 임피던스 출력으로 다시 도달 할 수있게되면 위상을 벗어나 반사적으로 간섭하여 다시 빼고 울림을 발생시킵니다. 대신 라인 임피던스와 일치하도록 선택된 드라이버의 직렬 저항에 흡수됩니다. 이러한 소스 터미네이션은 지점 간 연결에서는 잘 작동하지만 다중 지점에서는 잘 작동하지 않습니다. 대신 라인 임피던스와 일치하도록 선택된 드라이버의 직렬 저항에 흡수됩니다. 이러한 소스 터미네이션은 지점 간 연결에서는 잘 작동하지만 다중 지점에서는 잘 작동하지 않습니다. 대신 라인 임피던스와 일치하도록 선택된 드라이버의 직렬 저항에 흡수됩니다. 이러한 소스 터미네이션은 지점 간 연결에서는 잘 작동하지만 다중 지점에서는 잘 작동하지 않습니다.

게으른 레벨 변환의 전류 제한이 또 다른 일반적인 이유입니다. 서로 다른 세대의 CMOS IC 기술은 서로 다른 최적의 작동 전압을 가지고 있으며, 트랜지스터의 물리적 크기가 작 으면 손상 제한이 설정 될 수 있습니다. 또한 전원 공급 장치보다 더 높은 전압에서 입력을받는 것은 기본적으로 허용되지 않습니다. 따라서 대부분의 칩은 과전압으로부터 보호하기 위해 입력에서 공급까지 작은 다이오드로 제작됩니다. 5v에서 3.3v 부품을 구동하는 경우 (또는 오늘날 3.3v 소스에서 1.2 또는 1.8v를 구동하는 경우) 신호 전압을 안전한 범위로 고정하기 위해 이러한 다이오드에 의존하고 싶은 유혹이 있습니다. 그러나 더 높은 전압 출력에 의해 공급 될 수있는 모든 전류를 처리 할 수없는 경우가 있으므로 직렬 저항을 사용하여 다이오드를 통한 전류를 제한합니다.

예, 신호 무결성이 그 이유입니다. 뚜껑을 사용하면 가장자리가 많이 느려지고 깨끗하지 않습니다. 주제에 대한 표준 책은 High Speed ​​Digital Design : Handbook of Black Magic 입니다. 일반적으로 22.1 옴이 시작점으로 사용됩니다. Mentor Graphics의 HyperLynx와 같은 신호 무결성 시뮬레이션 도구를 사용하여 보드를 빌드하기 전에 더 나은 분석을 얻을 수 있습니다.

VDD 라인에서 그 이유는 아닙니다. 어떤 사람들은 전력을 측정하기 위해 밀리 옴 저항을 넣고 생산을 위해 0 옴으로 대체 할 수 있습니다. 다른 것들, 특히 아날로그는 RC 필터를 설치하여 잡음을 제거 할 수 있습니다.

어떤 종류의 제품입니까? 소비자 입장에서는 신호 무결성을위한 것일 수 있습니다 (Brian의 답변 참조).

개발 도구에서는 현재 제한을위한 것일 수 있습니다. 나는 종종 외부 모듈에 연결되는 데이터 라인을위한 프로젝트를 위해 신호 라인에 470ohm 저항을 떨어 뜨린다. 디지털 입력에 의해 유도 된 전류로는이 저항에서 큰 전압 강하를 일으키기에 충분하지 않습니다. 전류 제한은 물건을 잘못 연결하거나 노출 된 보드의 연결이 단락되면 연기가 나지 않습니다 (보통). 캡은 디지털 에지 (짧지 만 무시할 수없는 시간 동안)에 많은 양의 전류를 끌어 저항의 반대 효과를 갖기 때문에 캡과 다릅니다.

이것이 당신이 말하는 것이 확실하지 않지만, 긴 라인을 구동하는 연산 증폭기의 출력에 작은 저항 (<100 옴)을 배치하여 용량 성 부하로 인해 진동하는 증폭기.

또한 두 개의 앰프가 정확히 동일한 출력 임피던스를 가지도록하여 간섭을 제거 하는 균형 잡힌 라인 을 만들 수 있습니다 .

두 가지 답변이 더 있습니다 :

1. 저항을 라인에 추가하면 정전기 방전 (ESD)으로 인한 것과 같은 짧은 고전압 과도 전류로 인한 손상 전류 흐름이 제한 될 수 있습니다.
2. 칩에 대한 전원 공급 장치 입력과 일치하는 낮은 값의 저항은 칩의 공급 전류에 비례하는 전압을 떨어 뜨립니다. 저항기의 값을 알고 있으면 회로 작동을 방해하지 않고 미터를 연결하고 전압을 측정하며 전류를 유추 할 수 있습니다. 회로는 필요한 미터 유무에 관계없이 동일하게 작동합니다. 반대로, 보드에 전원 공급 장치와 직렬로 연결된 전류계의 연결 지점이있는 경우 해당 연결 장치가 없을 때마다 해당 연결을 단락시켜야합니다.

Xilinx FPGA는 이미 저에서 CMOS 아날로그 행 / 열 멀티플렉서를 구동하고 서브 나노초의 Xilinx 디지털 에지가지면 아래로 갔고 VDD 이상으로 갔기 때문에 멀티플렉서를 폐기하도록 프로그래밍되었습니다. 이것은 900MHz 속도의 1pF 프로브 (TEK 액티브 페트 프로브 P6201, 오래 사용되지 않음)에서 관찰되었습니다. 일반적인 13pF 슬로우 프로브는 오버 슈트를 보여주지 않았습니다. 자일링스에서 멀티플렉서까지 6 인치 와이어 (이 와이어 중 약 15 개) 각각에 1Kohm 저항을 배치하도록이 분야에서 수년간의 경험을 가진 사람들에 의해 지시를 받았습니다. 일부 핫-콜드 플레이트 보정이 추가되었고, 종이를 통해 손가락의 열이 스며 들는 것을 볼 수있었습니다 .. 보호 다이오드는 어떤 극성의 ESD 히트를 흡수 할 것으로 예상됩니다. 서브 나노초 미만 / 오버 슈트 동안 켜고있었습니다. 따라서 초당 수백만 번의 전하가 CMOS 기판과 웰에 주입되어 디지털 거동과 아날로그 신호가 집으로 돌아가는 경로를 필요로하는 예상치 못한 전하의 흐름에 의해 grd / rail로 구동되는 경우 아날로그 신호를 어지럽게한다. ESD 테스트 중에 단 하나의 로직 게이트가 화난 다른 CMOS 회로를 디버깅하는 데 도움을주었습니다.우물 / 기질로의 국소 전하 수집 접촉.

vdd 라인의 저항에주의하십시오. 캡의 크기를 신중하게 조정하지 않으면 msy가 운전에 영향을 미치는 장치의 공급 공급 장치에 리플이 생길 수 있습니다.

때로는 긴 입력 케이블의 분산 커패시턴스를 보상하기 위해 별도의 디지털 입력에 저항 또는 기타 부하가 병렬로 추가됩니다. 차폐 된 케이블의 장기 끝에 필드 스위치가 뜨겁고 복귀 도체가있는 경우를 고려하십시오. 케이블 쌍의 다른 쪽 끝에는 120VAC 라인이 있으며 리턴 쪽은 PLC, DCS 또는 기타 디지털 장치의 입력으로갑니다. 다음 값을 기준으로합니다.-공급 전압-케이블 커패시턴스-디지털 입력 장치 임피던스-디지털 입력 장치 ON 전압 스위치를 열 때 입력이 꺼 지도록 케이블 런의 최대 안전 거리를 계산할 수 있습니다.
케이블 및 입력 장치의 임피던스는 스위치가 열린 상태에서도 입력 전압이 임계 값보다 높아질 수있는 전압 분배기를 형성합니다.