Sedra & Smith microelectronics, 6th edition, 287 페이지의이 회로를 참조하십시오.
소스를 찾는 게이트와 소스 사이의 저항은 1 / gm이지만 게이트와 소스를 찾는 게이트 사이의 저항은 무한대라고 말합니다. 왜? "찾아보기"는 무엇을 의미하며 어떤 차이가 있습니까?
내가 이해 한 바에 따르면, 소스를 조사하든 게이트를 조사하든 G와 S 사이의 저항은 1 / gm입니다. G와 S 사이에 전압을 적용하고 옴의 법칙으로 전류를 측정하면 R이 1 / gm임을 알 수 있습니다.
내가 이해하지 못하는 것이 있어야합니다.
편집 : 여기 내가 이해하지 못하는 또 다른 관련이 있습니다. 이 회로를 참조하십시오 :
Rin은 vi / -i라고합니다. 나는이 표현이 어디에서 왔는지 알 수 있지만 Rin의 공식적인 정의는 모른다. 왜 i 앞에-가 있습니까?
답변:
짧은 대답을 위해 :
긴 설명 답변 :
저자는 베냉의 개념 또는 이에 상응하는 노턴 정리와 이들이 보는 노드에 따라 어떻게 적용되는지를 언급 하고 있습니다. 이 의존성은 작성자가 FET를 설명하는 데 사용하는 일련의 규칙을 기반으로합니다. 임피던스는 순전히 저항 적이거나 주파수 의존적 일 수있는 복잡한 저항입니다.
Wikipedia의 기사를 참조하십시오 (또한 이전 Sedra and Smith 장에서 설명합니다) : http://en.wikipedia.org/wiki/Th%C3%A9venin%27s_theorem
토론에 컨텍스트를 추가하기 위해 저항, 커패시터 및 독립 소스와 같은 일반적인 선형 요소로 FET를 만들 수 없습니다. 그러나 종속 전류 소스를 추가하고 규칙 에 따라이 소스를 종속시켜 FET (작은 선형 작동 영역에서)처럼 "동작" 하는 모델 을 만들 수 있습니다.FET의. 이 규칙은 FET의 실제 작동 방식을 단순화하지만 일반적인 회로 요소를 사용하여 동작을 근사화합니다. 때때로 규칙은 당연한 것으로 간주되거나 당연한 것으로 간주되며, 저자는 회로가 그려지는 방식에 대한 직관을 재정의하기 위해 규칙을 사용하여 해당 수치에서 다소이를 수행했습니다. 어떤 의미에서, 그가 보여주는 저항은 FET 규칙에서 나온 환상입니다. 이 장의 뒷부분에서 게이트가 게이트에 0 개의 전류를 내도록 플로팅되는이 회로의보다 직관적 인 버전을 그립니다. 여기서 그는 단순히 대수 규칙을 사용하여 동일한 작업을 수행합니다.
첫 번째 그림에서 게이트 단자는 "1 / gm"값으로 저항에 직접 연결됩니다. 직감에 따르면 게이트와 소스 사이에 전압이 가해지면 전류가이 저항을 통해 흐르고 전류는 KCL에 중첩되어야하며 한 노드에서 Vgs의 전류가 다른 노드의 전류와 같아야합니다. 그러면 게이트에서 소스로의 임피던스는 소스에서 게이트로의 임피던스와 동일하게 보일 것이라고 직관적으로 생각할 수 있습니다. 그러나 그가 그린 규칙 중 하나는 게이트 전류 = 0이라는 것입니다. 따라서 회로도에 직관적이지 않더라도 FET를 모델링하는 규칙이므로 규칙이 주어지면 항상이 규칙을 따라야합니다. 이유를 이해하려면 FET의 물리적 설계를 연구해야하며 저자는이 규칙을 수락 한 것으로 가정합니다.
이제 베냉 정리의 개념으로 돌아가서 회로를 살펴 보자. 다른 회로와 마찬가지로 옴의 법칙을 사용하여 이러한 FET 모델의 동작 또는 응답 방식을 설명 할 수 있습니다. 임의의 회로에서 2 개의 노드에 알려진 전압이인가되면, 결과적인 양의 전류가 임피던스를 통해 2 개의 노드 사이에 흐릅니다. 마찬가지로, 결과적인 전압은 임피던스를 통해 흐르는 알려진 전류에서 해당 노드에 영향을 미칩니다. 우리는 실제로 어떤 종류의 회로가이 2 개의 노드 뒤에 있는지 상관하지 않습니다. 왜냐하면 내부에 무엇이 있는지 모르더라도 "볼 수있는"임피던스로 설명 할 수 있기 때문입니다.
그가보고있는 FET의 어느 부분을 지정해야 하는가는 FET의 어떤 터미널을보고 있는지에 따라 해당 터미널에 적용되는 유일한 "FET 규칙"에 따라 행동해야하기 때문입니다. 다른 사람.
"찾아보기"라고 말하면 실제로 입력 신호 (알려진 전압 또는 알려진 전류)를 적용하고 해당 터미널의 규칙에 따라 결과적으로 얼마나 많은 전류가 흐르는 지 또는 얼마나 많은 전압이 영향을 받는지 알 수 있습니다. . "임피던스에서 본"이라고 할 때, 일반적으로 출력 임피던스를 의미하거나 출력 신호를보고 알려진 전압 출력에서 얼마나 많은 전류가 흐르고 있는지를 나타냅니다.
예를 들어, "게이트 - 소스 간 저항이 그의 초 걸릴 제 찾고 게이트가 무한대를". 우리가 정점 정리를 사용하고 게이트에서 소스로 입력 전압을 적용한 다음 옴의 법칙을 사용하면 다음과 같은 의미를 알 수 있습니다.
그러나 FET 게이트에 대한 그의 규칙은 Igate = 0보다 우선하므로 게이트에서 소스로 공급되는 모든 전압에 대해 R은 무한대-전류가 흐르지 않습니다!
전압이인가되고 게이트와 소스 사이에 전류가 흐르지 않더라도 드레인의 전류는 3 개의 모든 전류 경로가 만나는 노드로 계속 흐를 수 있습니다. 전류가 흐른다 고 말합니다. Igate = 0이므로 모든 드레인 전류는 노드를 통과하고 모든 소스는 소스 터미널 (KCL에서)을 빠져 나갑니다. 이 전류는 게이트에 흐르지 않기 때문에 "게이트를 들여다 보는"부분이 아닙니다.
이제 우리는 그의 첫 번째 주장을 받아 들일 수 있습니다. "소스를 들여다 보는 게이트와 소스 사이의 저항은 1 / gm"입니다. 방금 언급했듯이 게이트에서 소스로 전류가없는 경우에도 (무한 임피던스) 드레인의 종속 전류 소스가 항상 게이트와 소스 사이의 전압과 트랜스 컨덕턴스 이득 계수를 곱하기 때문에 소스에 전류가 흐를 수 있습니다. gm :
이제 우리는 다시 옴의 법칙을 사용하여 게이트와 소스를 "보고있는"등가 임피던스를 결정해야합니다.
먼저 임피던스를 찾고자하는 2 개의 단자에 전압을인가합니다. 다시 Vgs입니다. 그러나 이번에는 소스를 조사하기 때문에 전류가 0이 아니기 때문에 이미 게이트를 살펴 보는 것보다 임피던스에 차이가 있음을 이미 알 수 있습니다.
드레인 전류는이인가 된 Vgs 전압에 의존하기 때문에 드레인으로부터의 전류는 다음과 같습니다.
이제 다시 접합 노드에서 KCL을 사용하면 드레인에서이 모든 전류가 igate = 0 이후 소스를 통과해야합니다. 이제 임피던스를 찾기에 충분합니다.
적용된 전압이 Vgs이고 소스에서 볼 수있는 전류가 Vgs * gm이면 다음과 같습니다.
따라서 R = 1 / gm은 게이트와 소스 사이의 실제 저항처럼 그려지더라도 실제로는 대수적 우연의 일치입니다. 이것은 실제 저항기가 아니라 FET처럼 작동하도록 충분한 규칙을 가진 회로 모델 일뿐입니다!
이를 통해 FET 모델의 작동 방식과 포화 모드에서 실제 FET를 시뮬레이션하는 방법에 대한 통찰력을 얻을 수 있습니다. Vgs에 적용되는 전압은 Vg에서 Vs로 전류를 끌어 오지 않지만 FET 규칙에 따라 드레인을 통해 전류를 소스로 강제합니다.이 전류는 Vgs에있는 전압의 양에 비례합니다.
트랜스 컨덕턴스 이득 계수 gm을 매우 크게 만들면 드레인을 소스로 통과하여 큰 전류를 생성하기 위해 Vgs에서 소량의 전압 만 필요하므로 결과적으로 저항 1 / gm은 0에 가까워집니다. 게이트에서 소스로의 임피던스는 없습니다 (규칙 때문에 소스의 관점에서 볼 때만!). 이것은 포화 상태의 FET가 전압 제어 전류원과 얼마나 유사한 지 보여줍니다.
처음에는이 '저항 조사'개념에 매우 화가 났지만 이제는 그것이 얼마나 간단한 지 알 수 있습니다. 평신도의 언어로 설명하려고 노력할 것입니다.
어떤 회로에서 두 지점 사이의 저항을 계산하는 방법 전압을 적용하여 전류를 찾고 V / I를 수행합니다. 여기에는 초보자가 간과하는 것이 있는데, 한쪽 단자에 전류가 들어가면 다른 쪽 단자에서 나오는 2 단자 장치로 작업하는 데 익숙해지기 때문에 간단히 저항 / 임피던스를 언급합니다. 그러나 일반화 된 회로에서 간단한 예시 (예를 들어)로 어떤 방법으로 바이어스 된 BJT 트랜지스터를 고려하는 것이 항상 사실은 아닙니다. 이제 이미 터와베이스 사이의 두 지점 사이에서 저항을 찾으려면 그 사이에 전압 소스를 적용하지만베이스로 들어가는 전류는 나오는 전류와 같지 않을 것입니다 V / I로 저항을 찾는 데 사용할 전류는 무엇입니까? 여기에 '개념을 바라 보는'역할이 있습니다.
소 신호 분석에 사용되는 근사치 및 단순화를 통해 아날로그 필터 및 아날로그 증폭기를 훨씬 쉽게 설계 할 수 있습니다.
일반적으로 일부 핀의 "저항 조사"는 해당 핀에 약간의 전압 변화를 강요하고 해당 핀으로 들어가는 전류의 변화를 측정 할 때 "볼 수있는" 작은 신호 등가 저항입니다.
예를 들어이 그림에서
Q : 린은 vi / -i입니다. 왜 i 앞에-가 있습니까?
소 신호 저항의 정의는 일부 핀에서의 (작은 증가) 전압 을 동일한 핀 으로 가는 (작은 증가) 전류로 나눈 값 입니다. 현재는 들어오는이 그림을 정의는 "I" 밖으로 핀 S의, 그래서 "가는 현재 에 S"는 "-i"입니다.
G와 S 사이에 전압을 적용하고 옴의 법칙으로 전류를 측정하면 R이 1 / gm임을 알 수 있습니다.
그 아이디어는 어디서 얻습니까?
G와 S 사이에 전압을인가하고 전류를 측정하는 경우 (SPICE와 같은 이상적인 회로 시뮬레이터를 사용하거나 FET로 일부 증폭기 회로를 배선 한 다음 핀에 전압 펄스를 적용하고 전하의 펄스를 측정하는 경우) 핀에 들어가면 G 의 전류가 S의 전류 와 다르다는 것을 알 수 있습니다 .
단일 전압과 두 개의 다른 전류로 옴의 법칙을 어떻게 적용합니까?
이 특정 회로는 FET에 대한 이상적인 근사치를 포함하는 소 신호 모델입니다. 모든 소 신호 모델과 마찬가지로 일정한 DC 전압 및 전류를 무시하고 "전압"및 "전류"는 물리적 회로에 존재하는 일정한 DC 전압 및 전류를 타고가는 작은 펄스 또는 기타 작은 신호를 나타냅니다. .
물리적 FET에서 얇은 절연체 층은 전류가 게이트로 들어가거나 게이트에서 흘러 나오는 것을 물리적으로 차단하여 게이트로 전류가 0이되도록합니다. 그런 다음 충전 및 충전 반발을 보존하면 D로 들어가는 전류는 항상 S로 나가는 전류와 같고 그 반대도 마찬가지입니다.
이 추상 모델에서, 전류-의존적 전류원은 D로 들어가는 전류가 항상 S로 나가는 전류와 같고 그 반대의 경우도 마찬가지이며, 따라서 G로 들어가는 전류는 항상 "동시"가된다. 이 모델은 인과 관계를 거꾸로 가지지 만 종종 편리한 근사치로 사용됩니다. EwokNightmares가 지적했듯이 FET를 모델링하는 다른 많은 방법이 있으며 그중 일부는 다른 방법보다 직관적입니다. 모델은 모두 실제 FET를 올바르게 모델링하기 위해 전류를 G로 강제로 제로로 만드는 일을한다.