인용 한 CMU-Intel 논문은 오류율이 DRAM 모듈의 부품 번호 / 제조 날짜에 크게 의존하며 10-1000의 계수에 따라 다르다는 것을 보여줍니다 (5 페이지). 최근 (2014 년) 제조 된 칩에서 문제가 훨씬 덜 두드러 졌다는 일부 징후도 있습니다.
인용 한 숫자 '9.4x10 ^ -14'는 제안 된 이론적 완화 메커니즘 인 'PARA'(기존 완화 메커니즘 pTRR (의사 대상 행 새로 고침)와 유사 할 수 있음)와 관련하여 사용되었으며 PARA는 ECC와 아무 관련이 없기 때문입니다.
두 번째 CMU-Intel 논문 (10 페이지)은 오류 감소에 대한 다양한 ECC 알고리즘의 영향에 대해 언급합니다 (요인 10 ^ 2 ~ 10 ^ 5, 정교한 메모리 테스트 및 "가드 밴딩 (guardbanding)"에서 훨씬 더).
ECC는 Row Hammer 익스플로잇을 DOS 공격으로 효과적으로 전환합니다. 1 비트 오류는 ECC에 의해 수정되며 수정할 수없는 2 비트 오류가 감지되면 시스템이 중지됩니다 (SECED ECC 가정).
해결책은 pTRR 또는 TRR을 지원하는 하드웨어를 구입하는 것입니다. Row Hammer에 대해서는 Cisco의 최신 블로그 게시물을 참조하십시오 . 적어도 일부 제조업체는 이러한 완화 메커니즘 중 하나를 DRAM 모듈에 내장 한 것으로 보이지만 사양에 깊이 숨겨져 있습니다. 질문에 대답하려면 : 공급 업체에 문의하십시오.
빠른 새로 고침 빈도 (64ms 대신 32ms)와 적극적인 순찰 주기도 도움이되지만 성능에 영향을 미칩니다. 그러나 실제로 이러한 매개 변수를 미세 조정할 수있는 서버 하드웨어를 모르겠습니다.
CPU 사용량이 지속적으로 높고 캐시 누락이 많은 의심스러운 프로세스를 종료하는 것 외에는 운영 체제 측에서 할 수있는 일이 많지 않다고 생각합니다.