자일링스 파일 접미사 목록 (ISE 용)

Xilinx에 그러한 목록을 요청했지만 완전한 목록이 없습니다. 모든 입력 파일이 소스 제어에 있고 모든 출력 파일이 아닌지 확인하고 싶습니다. 이것은 ISE 및 PlanAhead가있는 13.1-13.2입니다.

이들이 제공하는 정보 중 일부는 여기 에서 소스 파일 목록 인 명령 행 도구 사용자 안내서의 PAR 출력 파일 목록과 ISE 디자인 스위트 파일 목록입니다 .

2011 년 8 월 19 일 수정 : 13.2 및 PlanAhead Edit 2011 년 9 월 7 일 언급 : 일부 답변에서 EDK 참조 제거

빠른 답변 : 해당 목록이 어디에도 없습니다.

긴 대답 : 말할 수는 있지만 틀렸을 것입니다. 나는 지난 15 년 이상 자일링스 툴을 사용해 왔으며 새로운 버전 (또는 새로운 서비스 팩)이 나올 때마다 변경 사항이있다. 때로는 다양한 XST / MAP / PAR 옵션 만 변경해도 새 파일이 생성 될 수 있습니다. 그래서 내가 당신에게 목록을 주었더라도 그것은 오래되었거나 잘못되었을 것입니다.

FPGA를 빌드하기 위해 자체 메이크 파일을 만들었으며 (ISE의 GUI 환경을 사용하지 않습니다) 다양한 도구의 입력 파일 (XST, MAP 등)이 상당히 잘 문서화되어 있습니다. 그 밖의 모든 것은 필요하지 않으므로 소스 제어 시스템에 체크인 할 필요가 없습니다. 내 makefile에는 모든 추가 파일을 제거하는 "make clean"옵션이 있습니다. 자일링스가 새로운 버전을 출시 할 때 나는 단순히 재 컴파일하고 "정리"를한다. 남아있는 (그리고 분명히 내가 필요로하지 않는) 파일은 모두 정크 파일로 간주되며 삭제할 파일의 "정리"목록에 해당 파일을 추가합니다.

다음은 접미사에 대한 커뮤니티 위키의 시작입니다. @David Kessner에 동의합니다. 자일링스는이 명령 줄 도구 문서에서이 목록을 하고 여기에 목록을 게시 하고 여기에 (자신의 소프트웨어의 earliers 버전).

File Suffix,Input or output,description
asy,output,symbol file
awc,,
bat,input,batch file. Some are generated by PlanAhead
bgn,,bitgen report file
bin,,
bit,output,FPGA bitstream
blc,output,NGCBuild report file
bld,output,build report from NGDBuild
bmm,,blockram files
bsb,,
cdc,input,ChipScope file 
cel,,
cfi,input and output,provides info to Support for Platform Flash PROM Design Revisioning
cgc,,ChipScope file
cgp,,Coregen project file
cmd,,
cmd_log,output,log file
cpj,,
css,output,HTML file
csv,output,pin list
ctj,,trigger file for ChipScope
dat,,
data,,
dbg
do,input,simulation script
drc,output,design rule check
edf,output,EDIF netlist
edif,,see edf
edn,,an EDIF file suffix
f,,used for functional simulation
filter,,used in ISE to filter messages
gise,output,"contain generated data, such as process status" per http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ise_c_understanding_ise_project.htm
hdx,,used in PlanAhead for partitions
html,,report file
ipf,input,impact (programmer) project
isc,output,Configuration data in IEEE 1532 format.
jobs,,
js,output,JavaScript for some HTML report
lfp,,
ll,output, Readback information; created by bitgen
log,output,log file
lso,input,library search order input  to XST.
lst,,
make,outout,from EDK tools
map,output,report file
mcs,output,prom file
mhs,,(EDK) Defines system
mrp,output,report file from map
mhs,,(EDK)
mif,input,memory initalization
mpd,,MicroProcessor Definition (EDK)
msd,output,Mask information from bitgen; used for verification
msk,output,mask information from bitgen; related to .bit
ncd,output,Native Circuit Description; after map process; used as bitgen input
ncf,,constraints for a core
new,,
ngc,output,used by NGDbuild
ngc_xst,output,
ngd,output,
ngo,output,intermediate netlist from NGDBuild
ngr,output,RTL schematic generated from XST
nky,,encryption key file, used by bitgen
nlf,output,ASCII NetGen NetGen log file that contains information on the NetGen run
nmc,,physical macros; used by NGDBuild
opt,,EDK generation options
pad,output,list of I/O pads/pins
par,output,Place and route log
pcf,,physical constraints file; used by bitgen
pdf,output,Acrobat document for core
ppr,,PlanAhead project file
prj,input,project file
prm,,PROM file generation control file
prn,output,exported ChipScope .csv file. Often lacks that suffix.
psg,output,PlanAhead strategy file
ptxw,,twx file which project navigator uses for parsing 
pwr,,
pxml,,associated with partitions
rba,output,read back file created by bitgen; binary
rbb,output,read back file created by bitgen; ascii
rbd,output,read back file created by bitgen; data only
rbt,output,bit file in different format
restore,,
rtf,output,Documentation
runs,,directory in PlanAhead
rst,,
scr,,XST synthesis script
sdbl,,
sdbx,,Installation files
sdc,input,timing file [thanks @trondd]
sedif
sh,input,Linux shell script. Some are generated by PlanAhead
srcs,,directory in PlanAhead
srp,output,Synthesis log file
stx,,
sym,output,Core symbol file
tsi,,
txt,output,log file
twr,output,timing report
twx,output,
ucf,input,constraints file
unroutes,output,report file
urf,input,User Rules File; used by NGDBuild
ut,,
v,input or output,Verilog file for code. Output of coregen
vdbl,,
vbdx,,
veo,output,Verilog timing simulation file
vhd,input or output,input source VHDL file; output from Coregen
vho,output,VHDL timing simulation.
wcfg,input,ISim waveform configuration file
xaw,output,generated by Coregen
xbcd,,    
xco,,use by Coregen to regenerate cores. Contains core's parameters
xdc,,
xdl,,
xise,,created by coregen
xlsx,,some report
xml,,some are output reports
xmp,,(EDK)
xmsgs,output,log file
xpa,,
xpe,,
xpi,,
xreport,output,report file
xrpt,output,report file, others are inputs to PlanAhead
xsf,,symbol file for Mentor
xst,output,associated with HTML file?
xsl,,
xst,,
unroutes,output,report file
wbd,output,Waveform Database
wxbt,,
y,,

나는 X-MimeTypes 라는 프로젝트를 Github에 만들었습니다.이 프로젝트 는 커뮤니티가 EDA 산업에서 사용되는 파일 형식에 대한 적절한 지식 기반을 한 번에 사용할 수있는 기초를 제공하는 것을 목표로합니다.

이 방법은 이전 답변에서와 같이 알려진 모든 파일을 목록에 나열하는 것보다 몇 가지 장점이 있습니다.

• Github에 있으므로 전체 기록을 볼 수 있도록 개방 버전과 버전이 제어됩니다.

• 사용 된 형식은 OpenDesktop mimetype 데이터베이스의 형식과 일치합니다. 이 방법을 사용하면 많은 이점이 있습니다.

  • 입증되었습니다.
  • 확장 할 수 있습니다. 현재 확장을 통해 각 유형을 생성 된 것으로 표시 할 수 있습니다. 버전 관리 및 정리 작업 등에 매우 유용합니다.
  • Linux에서는이 파일을 시스템의 mime 데이터베이스에 추가 할 수 있으며 모든 프로그램이 파일의 유형을 인식합니다.
  • 매직 헤더 등을 사용하여 파일을 분류하는 기능을 지원합니다. 이것이 필요한 이유의 예는 * .bin으로 끝나는 Xilinx 바이너리 구성 파일입니다. 표준 MIME 형식 데이터베이스는 .bin 파일을 application / octet-stream 으로 정의 하므로 일반 이진 파일로 처리되며 Xilinx 이진 구성 파일로 선택되지 않습니다. mimetype 사양은 매직 헤더를 사용하여이 문제를 쉽게 해결합니다. 따라서 Xilinx .bin 파일의 가능한 올바른 MIME 유형 정의는 다음과 같습니다.

  <mime-type type="application/vnd.xilinx.bitgen.binary_configuration_file">
    <comment xml:lang="en">Xilinx Binary Configuration File</comment>
    <glob pattern="*.bin"/>
    <magic priority="60">
      <match type="string" value="\xff\xff\xff\xff" offset="0"/>
    </magic>  
    <x:generated>true</x:generated>
  </mime-type>

• 누구나 저장소에 버그를 신고하고 복제 할 수 있습니다.
• 벤더별로 다릅니다.

EDA MIME 유형은 여기에서 액세스 할 수 있습니다 .

이러한 프로젝트는 실제로 군중의 힘을 필요로하므로 각각의 작은 기여는 데이터베이스를 많은 FPGA 디자이너 에게 더 유용하게 만듭니다 .

출력 파일에서 입력 파일을 정렬하는 또 다른 솔루션은 다음과 같습니다.

1) FPGA 구축

2) 모든 것을 버전 제어 시스템으로 가져 오기 (예 : git init; git add.; git commit -m "init";)

3) FPGA 빌드를 다시 실행

4) 두 번째 실행 후 모든 수정 된 파일 ( 'git status')은 대부분 출력 파일 (로그 파일 포함) 일 가능성이 높으며 한 번 수정되지 않은 파일은 입력 파일입니다.

이것은 "이 프로젝트입니다. 수정하십시오."라는 메시지와 함께 디렉토리 또는 zip 파일을 수신 할 때 수행하는 작업입니다.