표준 CMOS 프로세스와 DRAM 제조의 차이점을 언급하는 몇 가지 질문이 있습니다.
SDRAM을 제조하는 동안 로직을 DRAM 프로세스에 어떻게 통합합니까?
정확히 어떤 차이점이 있습니까? 아니면 전적으로 영업 비밀입니까? 리소그래피 프로세스를 전반적으로 이해하는 사람에게 자세한 답변을 원합니다.
표준 CMOS 프로세스와 DRAM 제조의 차이점을 언급하는 몇 가지 질문이 있습니다.
SDRAM을 제조하는 동안 로직을 DRAM 프로세스에 어떻게 통합합니까?
정확히 어떤 차이점이 있습니까? 아니면 전적으로 영업 비밀입니까? 리소그래피 프로세스를 전반적으로 이해하는 사람에게 자세한 답변을 원합니다.
답변:
다음은 차이점에 대해 설명하는 약간의 날짜가있는 문서입니다. http://www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
기본적으로 몇 가지 중요한 차이점이 있습니다.
누설 전류. DRAM 셀의 패스 트랜지스터는 누설이 매우 적어야하며, 그렇지 않으면 누설 전류가 셀에 저장된 비트에 영향을 미치므로 새로 고침주기 사이에 데이터가 손실됩니다. 사용되는 기술 중 하나는 기판 바이어스입니다. 웨이퍼의 '벌크'는 0이 아닌 전압으로 유지되어 트랜지스터 성능을 변경합니다. 로직의 경우 최상의 성능 (가장 빠른 속도)을 위해 인쇄물을 0V에두기를 원합니다. 이 논문은 0.5um 로직 프로세스에서 DRAM을 빌드하면 DRAM 프로세스에 필요한 것보다 20 배 더 자주 리프레쉬주기를 초래할 것이라고 지적했다. 새로 고침 빈도가 높을수록 전력 소비가 증가하고 메모리 액세스가 지연 될 수 있습니다.
임계 값 전압. 누설 전류를 낮추려면 높은 임계 값 전압이 필요합니다. 그러나 트랜지스터가 스위칭되기 전에 입력 전압이 더 높아야하므로 더 높은 시간이 걸리므로 높은 임계 값 전압 트랜지스터는 스위칭 속도가 느려집니다. 임계치 전압은 기판 바이어스를 적용하거나 도펀트 농도를 증가시킴으로써 조정될 수있다. 이 논문은 DRAM 프로세스 임계 전압이 논리 프로세스 임계 전압보다 약 40 % 높다고 기술하고있다. 상이한 트랜지스터를 상이한 양으로 도핑하는 것이 가능하지만, 이는 프로세스 복잡성을 증가시킨다.
온칩 상호 연결. DRAM 설계는 매우 규칙적이며 상대적으로 교차가 거의없는 많은 병렬 와이어가 필요합니다. 논리 설계는 훨씬 더 복잡해야합니다. 결과적으로 DRAM 프로세스는 로직 프로세스만큼 많은 금속층을 지원하지 않습니다. DRAM의 표면은 DRAM 셀의 구성으로 인해 매우 울퉁불퉁하여 사용할 수있는 금속 층의 수를 제한합니다. 논리 설계는 훨씬 더 평평하고 다음 층이 위에 쌓이기 전에 각 층을 평탄화 (평탄화)하기 위해 평탄화 기술 (매우 미세한 연마)이 사용됩니다. DRAM 프로세스는 일반적으로 약 4 개의 금속 층을 지원하는 반면 논리 프로세스는 7 또는 8 이상의 상향을 지원한다. 현재의 최신 로직 상태는 13-14 개의 금속 층이다.
다른 문제. 셀 커패시터의 충전을 유지하려면 DRAM 셀 누설을 매우 낮게 유지해야합니다. 커패시터는 면적이 매우 효율적이어야하므로 실리콘의 커패시터로는 쉽게 수행 할 수 없습니다. DRAM 프로세스는 다소 논리적 인 프로세스를 사용하여 일반 논리 프로세스에서는 사용할 수없는 커패시터를 빌드합니다.
TL : DR : DRAM 프로세스는 느린 로직을 생성하고 논리 프로세스는 누설 DRAM을 생성합니다. 주요 공정 차이는 금속층 수, 트랜지스터 도핑, 커패시터 구성 및 기판 바이어 싱입니다.