IC의 네거티브 레일이 포지티브 레일보다 더 많은 디커플링 커패시턴스 (PSRR이 더 나쁨)가 필요한 이유는 무엇입니까?

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문제의 전제는 다음과 같은 다양한 출처에서 볼 수 있습니다.

LM317 및 LM337의 다양한 클론 데이터 시트 비교 (표에 너무 많지만 일반적으로 후자의 데이터 시트는 입력에 대해 더 많은 디커플링을 권장합니다. 예를 들어 LM317에 대한 TI의 데이터 시트는 0.1uF 입력 / LM337 의 전원 바이 패스 는 1uF를 권장합니다.)
위와 관련하여 uA78xx 용 TI 데이터 시트 에는 포지티브 레귤레이터의 디커플링이 네거티브 레귤레이터의 디커플링보다 작은 스플릿 레일 전원 공급 장치 회로도가 있습니다. 이것은 아래에서 재현됩니다.

Analog appnote MT-101 은 포지티브 핀보다 네거티브 핀에 대해 PSRR이 더 나쁩니다.

문제는이 비대칭 성이 보통 존재하는 이유입니다.

power-supply decoupling-capacitor

— 활기
소스

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LM7815는 모든 출력 커패시턴스에서 안정적이기 때문에 사실입니다. 커패시터는 고주파에서 출력 임피던스를 줄이기 위해 있습니다. Vout은 NPN 패스 트랜지스터 의 이미 터 에서 나옵니다 .

반면에 LM7915는 유사한 반도체 공정으로 제조되지만 음의 출력 전압을 생성해야합니다. Vout은 NPN 패스 트랜지스터 의 콜렉터 에서 제공됩니다 . 그건 하지 출력에 largeish 커패시터없이 안정적. 네거티브 레귤레이터에 100nF 만 있으면 일부 조건에서는 발진 할 수 있지만 포지티브 레귤레이터는 양호합니다.

LM78xx

LM79xx

AD8099에 관한 한 , 아마도 (내부) 보상 커패시터가 음의 전원에 연결되어 있는 것과 관련 이있을 것입니다. 연산 증폭기에는 일반적으로 접지 핀이 없습니다.

따라서 '접지'에 대한 네거티브 공급 핀의 변경은 앰프에 연결됩니다.

패턴으로 보이는 것은 실제로 두 가지 근본 원인에서 비롯된 것입니다.

— 페페 페니
소스

어딘가와 Vss 사이의 보상 한도 +1 필자는 일반적으로 2 개의 스테이지 앰프에 대한 보상이 필요하다고 생각했기 때문에 캡이 스테이지와 관련된 2 개의 낮은 임프 노드 사이에 연결되었습니다. 그리고 왜 Vdd와 Vss로 캡을 분할 할 수 없습니까? 면적은 거의 같을 것입니다. 어쩌면 '전체'psrr이 낮아질까요?

— Vladimir Cravero

현대의 연산 증폭기에 대한 전체 회로도는 거의 없습니다. LM324에서는 Vcc가 더 많이 보일 수 있지만 PSRR은 양수와 음수로 별도로 지정되지 않습니다.

— Spehro Pefhany

이것은 내가 오랫동안 읽은 가장 빛나는 답변 중 하나였습니다. 이미 가득 찬 머리에 고품질의 퀴즈를 추가해 주셔서 감사합니다. 나는 vReg의 이유를 거의 의심했지만 OpAmp 이유는 미묘합니다.

— KalleMP

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반도체 장치 자체가 완벽하게 대칭 적이 지 않기 때문에 발생합니다. 1 차 전하 캐리어 (PNP BJT 및 P 채널 FET)로 "정공"에 의존하는 장치는 일반적으로 전자를 사용하는 해당 장치보다 성능이 약간 낮습니다. 이것은 스위칭 시간이 약간 느리고 저항이 높은 것으로 나타납니다. 이는 특정 방식으로 물리적 치수를 늘림으로써 다소 상쇄 될 수 있지만, 이로 인해 기생 커패시턴스가 높아집니다.

3 단자 레귤레이터의 경우, 간단한 설계 방식은 모든 전압 극성을 역전시키고 NPN 및 PNP 트랜지스터를 스와핑하여 네거티브 디자인을 생성하기 위해 포지티브 디자인의 회로를 간단히 "반전"하는 것입니다. 메인 패스 트랜지스터를 포함하여. 그러나 이것은 완전히 다른 회로 토폴로지 (대부분 NPN 트랜지스터를 사용하는)를 대신 개발해야하고 안정성 특성도 상당히 다릅니다.

opamp의 경우 세부 사항을 이해하려면 특정 장치의 내부 회로도를 봐야합니다.

— 데이브 트위드
소스