DC 벤치 전원 공급 장치의 출력 커패시터 크기를 어떻게 조정합니까?

DC 벤치 전원 공급 장치를 설계하고 있으며 출력 커패시터를 선택해야합니다. 여러 관련 디자인 기준을 확인했지만 합리적인 디자인 프로세스로 시퀀스를 정렬하려고 시도하면서 여전히 추론이 조금씩 진행되고 있습니다.

여기에 어떤 일이 일어날 지에 대한 아이디어를 제공하는 작동 회로도가 있습니다. 정전류 회로는 그림에 없습니다.

내가 지금까지 이해 한 고려 사항 / 관계는 다음과 같습니다.

• 고속로드 단계 동안 간격에 알맞 출력 전압 변화 언더 슛 / 오버 슛)는 응답하는 제어 루프에 필요한. 일반적으로 커패시터가 클수록 언더 언트 / 오버 슈트가 줄어 듭니다.$C_{out}$

• 참여하는 제어 루프의 주파수 응답이다. 부하 저항과의 상호 작용으로극점을 제공하고 자체 유효 직렬 저항 (ESR)과의 상호 작용으로0을기여합니다.$C_{out}$

• 일반적으로, 더 빠른 (높은 대역폭) 제어 루프는 주어진 언더 슈트를 달성하는 데 필요한 출력 커패시턴스를 줄입니다.

• 오버 슈트의 ESR에 의해 생성 / 언더 부분 (스텝의 수직 비트 오른쪽)을 빠르게 제어 루프에 의해 감소 될 수 없다. 크기는 순전히 전류 (스텝 크기)와 ESR의 기능입니다.$C_{out}$

• 공급 장치에 의해 구동되는 회로는 추가적인 커패시턴스, 예를 들어 연결된 회로에서 파워 레일 바이 패스 커패시터의 합과 같은 추가 커패시턴스에 기여할 수 있고 종종 기여할 것이다. 이 커패시턴스는 와 나란히 나타납니다 . 이것들이 C o u t 의 값과 같거나이를 초과 하여 C o u t 극이 한 옥타브 이상 아래로 이동하는 것을 생각할 수 없습니다 . 이 상황에서 전원 공급 장치의 성능은 정상적으로 저하되고 진동에 빠지지 않아야합니다.$C_{out}$$C_{out}$$C_{out}$

• 출력 커패시턴스에 저장된 에너지는 전원 공급 장치의 전류 제한 회로의 제어 범위를 벗어납니다. 큰 출력 커패시터를 사용하면 제어 루프 설계에서 약간의 죄를 감출 수 있지만 연결된 회로는 제어되지 않은 전류 서지의 위험에 노출됩니다.

• 전압 설정 점을 낮추면 부하가 연결되지 않은 경우에도 출력 커패시터를 다운 프로그래밍 속도 사양에 맞게 충분히 빨리 방전해야합니다. 출력 커패시턴스와 지정된 다운 프로그래밍 속도에 비례하는 방전 경로가 있어야합니다. 어떤 경우에는 출력 전압 샘플링 회로 (저항 분배기)가 적절할 수 있습니다. 다른 경우에는 션트 저항 또는 기타 회로 기능이 필요할 수 있습니다.

그래서 제 질문은 "DC 벤치 전원 공급 장치 설계를위한 출력 커패시터 선택에 어떻게 접근합니까?"입니다.

내 최선의 추측은 이것입니다 :

• $C_{out}$
• 완전 부하 단계 (0-300mA)에 대한 최대 출력 전압 (30V)에서 언더 슈트 사양 (최대 50mV, 25mv 선호)에서 뒤로 작업하고 사용 가능한 커패시터의 ESR을 고려하여 어떤 종류의 대역폭이 필요한지 확인하십시오. 언더 슈트를 사양 내에 유지하십시오.
• $C_{out}$

내가 올바른 길을 가고 있습니까? 더 숙련 된 실무자의 조언은 매우 감사하게받을 것입니다 :)

어쨌든 LTspice의 전체 회로를 가지고있는 것 같습니다. 시작 분석은 당신이 알고 싶은 대부분의 것을 알려줄 것입니다. "큰"(45V) DC 소스를 펄스 정의가있는 소스 (예 : 0V에서 시작하여 짧은 시간 (예 : 10 ... 100ns) 내에 45V로 단계 화 한 소스)로 교체하십시오. (예 : 1µs). 이렇게하면 전원이 공급되지 않는 회로에 대해 모든 커패시터가 초기화되며 출력 커패시터를 충전하는 것이 가장 좋습니다. 이 설정을 사용하면 전체 그림을 얻을 수 있습니다. 첫째, 충전되지 않은 출력 커패시터는 출력 전체에 데드 쇼트를 생성하므로 레귤레이터가 최대에서 시작하는 것을 볼 수 있습니다. 흐름. 출력 커패시터의 전압이 원하는 값에 도달하면 가능한 모든 오버 슈트를 관찰 할 수 있습니다.

다른 방법은 출력에 전류 소스 (실제로는 싱크)를 포함시켜 0A와 최대 값 사이를 스테핑하는 것입니다. 원하는 출력 전류.

일반적으로 최대 1A 당 1000µF로 시작합니다. 설계된 출력 전류 및 try ( ". step param") 값 (10µF, 47µF, 100µF, 470µF, 4.7mF, 10mF) 또한 상황이 너무 중요하지는 않습니다. 패스 트랜지스터는 NPN이며이 디자인은 기본적으로 안정적입니다 (PNP 패스 트랜지스터를 사용하는 LDO와 반대).회로의 안정성 분석은 실제로 좋은 생각 일 수 있습니다. 회로도가 일반적인 콜렉터 패스 트랜지스터가있는 선형 레귤레이터처럼 보이지만 실제로는 공통 이미 터 회로가 있으며 불안정한 경향이 있습니다. 공통 컬렉터 증폭기의 출력 임피던스는 대략 트랜지스터의 기본 구동 임피던스이며 트랜지스터의 베타로 나뉘어지고 부하가 변할 때이 값은 크게 변하지 않고 낮기 때문입니다 . 다른 한편으로, 공통 이미 터 증폭기의 출력 임피던스는 부하 자체에 의해 정의되며, 이는 최대 특정 범위 내에서 유지되지만 전압 조정기 자체로는 설계 될 수 없습니다. (*)

다음 은 선형 레귤레이터의 안정성에 대한 좋은 설명 이있는 소스 입니다. 여기서는 동일한 회로를 다루지 않기 때문에 예제에서 "PNP"와 "NPN"을 바꿔야합니다. 패스 트랜지스터가 선형 레귤레이터에 연결되는 "보통"방식에 대한 인용문은 다음과 같습니다. "LDO 레귤레이터의 PNP 트랜지스터 [...]는 커먼 이미 터라는 구성으로 연결되며, 커먼 이미 터보다 높은 출력 임피던스를 갖습니다. NPN 레귤레이터의 콜렉터 구성. " (National Semiconductor-이제 TI-app'note AN-1148, 섹션 9)

(*) 몇 가지 중요한 문제를 간과했기 때문에 첫 번째 버전의 답변을 편집해야했습니다. 다른 게시물에 대한 일부 의견에서 볼 수 있듯이 문제는 빈티지 실험실 장비 수리와 관련이 있으며 물건을 고치는 것만으로는 충분히 배울 수 없습니다. 다음은 ANALOG CIRCUIT DESIGN의 ART & SCIENCE 책에 출판 된 Jim Williams의 "고정의 중요성"에서 발췌 한 내용입니다.

오, 자신을 속이는 것에 대해 내가 좋아하는 부분은 ...

기본적으로 등가 저항과 등가 커패시턴스 (출력 캡과 병렬로)와 관련하여 부하에 대한 최상의 경우와 최악의 경우를 고려해야합니다. 절대적으로 어떤 하중도 설계 할 수 없습니다.

로드 저항의 극단적 인 값은 패스 요소가 디쉬 할 수있는 최대 전류에 의해 결정되므로 최소값을 결정하기가 쉽습니다. 그러나 출력 폴을 더 낮은 주파수로 끌어 당겨 안정성을 떨어 뜨릴 수 있기 때문에 높은 임피던스 부하를 고려해야합니다.

입력에 바이 패스 / 탱크 커패시터 크기가 큰 보드를로드 할 때 꽂으면 레귤레이터에 미치는 영향을 무시할 수 없습니다. DC 입력에 470-1000uF가있는 보드는 별 어려움이 없습니다.

또한 실제로 레귤레이터는 음과 양의 과도에 동일하게 반응하지 않습니다. 포지티브 및 네거티브로드 덤프 모두에서 단계 응답을 평가해야합니다. 사용하는 opamp의 SPICE 모델이이 차이를 예측 / 시뮬레이션하기에 충분해야하는지 걱정해야합니다.

더 읽어 보려면 Lins에 관한 Rincon-Mora의 책을 추천합니다. 내가 아는 한,이 책은 선형 레귤레이터에 관한 유일한 최근의 (즉, 인쇄 된) 책이며 그는 일부 산업 경험을 가지고있다 (TI에서 근무). 이 책의 첫 번째 장에는 과도 응답을 계산 / 추정하는 이론 / 수식과 몇 가지 예가 있으며 시스템 설계에 관한 장이 있습니다. 아아,이 책이 보드 레벨 레귤레이터에 초점을 맞추었을 때, 책의 실제 설계 예 (이론은 아님)는 일반적으로 부하 커패시턴스가 [적어도] 레귤레이터의 출력 캡보다 10 배 낮은 것으로 가정합니다. . 그의 설계 접근 방식은 기본적으로 "선형 레귤레이터의 설계주기는 일반적으로 출력에서 ​​시작하여 입력으로 끝납니다".