저항으로 디지털 라인을 느리게하는 것이 왜 좋은가?

나는 때때로 저항기를 두어 디지털 라인을 "느리게"하는 것이 권장된다고 들었습니다. 한 칩의 출력과 다른 칩의 입력 사이에 100 옴 저항을 가정 해 봅시다 (표준 CMOS 로직 가정; 시그널링 속도는 꽤 느리다 (예 : 1-10 MHz). 설명 된 이점에는 EMI 감소, 라인 간 누화 감소, 접지 바운스 또는 공급 전압 감소가 포함됩니다.

무엇 이것에 대해 수수께끼된다의 총량이다 전원 입력을 전환하는 데 사용이 저항이있는 경우 상당히 높은 것으로 보인다. 구동되는 칩의 입력은 3-5 pF 커패시터와 같거나 (더 많거나 적음) 저항을 통해 충전하면 입력 커패시턴스에 저장된 에너지를 모두 소비합니다 (5 pF * (3 V) ² ) 스위칭시에 저항에서 소비되는 에너지 (하게는 10의 NS (3 V)라고 * ² / 된 100Ω). 봉투 뒤의 계산은 저항에 소산 된 에너지가 입력 커패시턴스에 저장된 에너지보다 훨씬 큰 차수임을 보여줍니다. 신호를 훨씬 더 강하게 구동해야 잡음이 어떻게 줄어 듭 니까?

출력과 입력 사이의 PCB 연결 (또는 배선)을 고려하십시오. 기본적으로 안테나 또는 라디에이터입니다. 직렬 저항을 추가하면 출력 상태가 변경 될 때 피크 전류가 제한되어 생성되는 과도 자기장이 줄어들어 회로의 다른 부분이나 외부 세계에 대한 커플 링이 감소하는 경향이 있습니다.

원하지 않는 유도 emf =$-N\dfrac{d\Phi}{dt}$

"N"은 2 개의 PCB 트랙 사이의 단순한 간섭의 경우에 하나 (턴)이다.

플럭스 ( )는 전류에 직접 비례하므로 저항을 추가하면 두 가지로 물건이 향상됩니다. 첫째로, 피크 전류 (따라서 피크 플럭스)가 감소하고, 둘째로, 저항은 전류의 변화 속도 (및 플럭스의 변화 속도)를 느리게하고 분명히 이것은 유도 된 크기의 크기에 직접적인 결과를 가져옵니다. emf는 자속 변화율에 비례하기 때문에 emf.$\Phi$

다음으로 저항이 증가 할 때 라인의 전압 상승 시간을 고려하십시오-상승 시간이 길어지고 이는 다른 회로에 대한 전기장 결합이 감소한다는 것을 의미합니다. 이것은 회로 간 부유 용량 (Q = CV를 기억해야 함) 때문입니다.

$\dfrac{dq}{dt} = C\dfrac{dv}{dt} = I$

전압 변화율이 감소하면 (기생 용량을 통해) 다른 회로에 주입 된 전류의 영향도 감소합니다.

귀하의 질문에 대한 에너지 주장에 관해서는, 출력 회로에 필연적으로 약간의 출력 저항이 있다고 가정하면, 입력 커패시턴스가 충전 또는 방전 될 때마다 수학으로 계산 하고이 저항에서 소비되는 전력을 계산하면이 전력이 저항 값이 변경 되어도 변경되지 않습니다. 나는 그것이 직관적이지 않다는 것을 알고 있지만 우리는 이전 에이 논쟁을 겪어 왔으며 질문을 찾아서 흥미 롭기 때문에 연결하려고합니다.

이 질문을 보십시오 -커패시터를 충전 할 때 에너지가 어떻게 손실되는지에 대한 주제를 다루는 몇 가지 중 하나입니다. 내가 찾으려고하는 더 최근의 것이 있습니다.

여기 있습니다.

이 "천천히 아래로"기능에 대한 올바른 용어입니다 슬루 속도 . 저항을 추가하면 입력 커패시턴스가있는 저역 통과 RC 필터를 형성하여 슬 루율이 줄어 듭니다. 다음 오실로 그램에서 이러한 저항의 효과를 볼 수 있습니다 (슬루 레이트가 높은 녹색 곡선은 훨씬 더 많은 노이즈를 생성 함).

언급 한 전력 소비 증가는 실제로는 아닙니다. 얼마나 빨리 충전하든 커패시터를 충전하는 데 동일한 양의 에너지가 필요합니다. 저항을 도입하면 이러한 에너지 손실 만 볼 수있는 반면 저항이 없으면 CMOS 출력 게이트에서 동일한 에너지가 소실됩니다.

적어도 고속 신호에서 실제로 존재하는 것이 아니기 때문에 저항을 '슬로우 다운'으로 생각하는 것은 지나치게 단순화 된 것이며, 원한다면 저항을 줄이거 나 제거 할 것입니다. 더 빨리 가십시오.

실제로 트랙이 나타내는 전송 라인의 직렬 종단입니다. 따라서 그 값과 드라이버의 출력 임피던스는 트랙의 특성 임피던스와 같아야합니다.

드라이버가 저항을 통해 선을 따라 내려 가면 소스 전압과 트랙 임피던스에 의해 포텐셜 디바이더가 형성되기 때문에 최종 전압의 절반에서 맨 끝까지 이동 한 다음 개방에 반영됩니다. 맨 끝에 표시되는 회로는 전압을 전체 레벨로 두 배로 늘립니다. 반사는 소스로 다시 이동하고,이 시점에서 소스 저항에 의해 종료됩니다 (출력 드라이버의 낮은 임피던스를 통해).

따라서 원단은 깨끗한 가장자리를 얻을 수 있으며, 전송 후 한 번의 전파 지연을 안전하게 사용할 수 있으며 (즉, 가능한 한 빨리) 여러 번의 왕복 시간 동안 앞뒤로 반사되는 반사가 없습니다. EMI / 크로 토크 및 지연을 유발합니다.

단점은 선의 중간을 보면 재미있는 단계적 파형을 볼 수 있다는 것입니다. 이는 멀티 드롭 링크에 항상 적합한 기술은 아닙니다. (물론 멀티 드롭 시계는 아닙니다)

최신 정보:

명확히하기 위해, 에지 발생 주파수가 아니라 이러한 상황에서 가장 중요한 신호의 상승 시간입니다. 이상적인 세계에는 항상 전송하려는 주파수에 적합한 에지 속도를 가진 드라이버가 있지만, 요즘에는 그렇지 않은 경우가 많으며, 드라이버 상승 시간이 짧은 경우에는 고려해야합니다. 울리는. 데이터 라인에서, 이것은 다음 클럭 에지 이전에 모두 중지 되었기 때문에 (EMI 이외의) 중요하지 않을 수 있습니다. 1 초에

하워드 존슨은 상승 시간의 1/6보다 긴 것을 시뮬레이션해야한다고 말하면서 종료가 필요한지 확인합니다. 1ns의 상승 시간은 150ps로 약 1 인치입니다. 다른 사람들은 나노 초당 2 인치의 상승 시간이 종단을 필요로하는 중요한 길이라고 말합니다.

신호를 훨씬 더 강하게 구동해야

다른 방식으로 : 디지털 출력의 구동 강도는 출력 트랜지스터의 크기에 따라 고정 된 양 (*)입니다. 구동 강도가 너무 높으면 짧은 전류 펄스가 커집니다. 저항기는이를 더 길고 평평한 펄스로 바꿉니다. (현재 시간 그래프의 펄스 아래 영역은 일정하다고 생각하지만 수학을 수행하지 않았습니다).

전류 펄스가 날카 로울수록 시스템을 전송 라인으로 고려해야합니다. 그러면 저항이 소스 종단 저항으로 나타납니다.

(*) 전환 가능한 구동 강도를 가진 일부 장치를 얻을 수 있지만 이는 핀당 여러 개의 출력 트랜지스터가 있음을 의미합니다.