바닥층에 커패시터를 분리합니까?

저는 CPLD 의 각 V _cc / GND 쌍 에서 0805 패키지로 0.01 uF 디커플링 커패시터를 사용하고 있습니다. 따라서 총 약 8 개의 커패시터). 디커플링 커패시터가 맨 아래 레이어에 있고 비아를 사용하여 CPLD / MCU 의 V _cc 및 GND 핀에 연결된 경우 보드를 라우팅하는 것이 조금 더 쉽다는 것을 알았습니다 .

이것이 좋은 습관입니까? 칩과 커패시터 사이의 전류 루프를 최소화하는 것이 목표라는 것을 알고 있습니다.

저층은 접지면으로도 사용됩니다. (2 층 보드이므로 V _cc 평면이 없으므로) 비아를 사용하여 커패시터의 접지 핀을 연결할 필요가 없습니다. 분명히, 칩의 GND 핀은 비아를 사용하여 연결됩니다. 다음은이를 더 잘 보여주는 그림입니다.

커패시터쪽으로 오는 두꺼운 트레이스는 V _cc (3.3 V)이며 전원에서 바로 나오는 또 다른 두꺼운 트레이스에 연결됩니다. 이런 식으로 모든 커패시터에 V _cc 를 제공합니다 . 모든 디커플링 커패시터를 이러한 방식으로 연결하는 것이 좋은 방법입니까, 아니면 도로에서 문제가 발생합니까?

내가 사용하는 것을 본 다른 방법 은 전원에서 실행되는 V _cc 및 GND에 대한 단일 트레이스가 있다는 것입니다 . 디커플링 커패시터는 그런 트레이스로 '탭'됩니다. 그 접근 방식에는 접지점이 없었 으며 단일 지점에서 두꺼운 V _cc 및 GND 트레이스 만 실행되었습니다. 내 V의 같은 비트 _CC의 접근 방식은 이전 단락에서 설명뿐만 아니라, GND 채택.

어떤 접근법이 더 좋을까요?

그림 2

그림 3

디커플링 커패시터에 대한 그림이 더 있습니다. 나는 이것들 중에서 가장 좋은 것이 커패시터가 최상위 계층에있는 것이라고 생각합니다.

접지면에 연결하려면 GND 핀에 하나의 비아가 필요합니다. 값에 관해서는 0.001uF ~ 0.1uF가 Altera의 문서 에 명시되어 있으므로 0.01uF로 정했습니다. 불행히도 3cm 이하로 다른 커패시터가 필요하다는 것을 정신적으로 언급했지만 회로도에서 구현해야한다는 것을 기억하지 못했습니다. 여기에 제시된 제안에 따라 각 Vdd / GND 쌍에 병렬로 1 uF 커패시터를 추가하겠습니다.

전력과 관련하여 100 비트 시프트 레지스터에 100 개의 로직 요소를 사용합니다. 동작 주파수는 시프트 레지스터를 읽는 데 사용할 MCU의 SPI 인터페이스에 크게 좌우됩니다. AVR Mega 128L이 SPI (예 : 62.5 kHz)에 허용하는 가장 느린 주파수를 사용하겠습니다. 마이크로 컨트롤러는 내부 발진기를 사용하여 8MHz입니다.

아래 답변을 읽으면서 이제는 내 접지면에 대해 매우 우려하고 있습니다. Olin의 답변을 이해하면 각 커패시터의 GND 핀을 접지면에 연결해서는 안됩니다. 대신, GND 핀을 최상위 계층의 기본 GND 네트에 연결 한 다음 해당 GND 네트워크를 기본 리턴에 연결해야합니다. 내가 맞습니까?

이 경우 접지면을 가져야합니까? 보드의 다른 칩은 MCU와 다른 CLPD (동일한 장치)입니다. 그 외에도 헤더, 커넥터 및 수동 요소의 무리 일뿐입니다.

다음은 1 uF 커패시터와 V _cc 용 스타 네트워크를 갖춘 CPLD입니다 . 이것이 더 나은 디자인처럼 보입니까?

내 걱정은 이제 스타 포인트 (또는 영역)가 동일한 레이어에 있기 때문에 접지면을 방해한다는 것입니다. 또한 V _cc 를 더 큰 커패시터의 V _cc 핀에 연결하고 있습니다. 이것이 좋 습니까, 아니면 V _cc 를 각 커패시터에 개별적으로 연결해야 합니까?

아, 그리고 비논리적 커패시터 라벨링을 신경 쓰지 마십시오. 이제 고칠 것입니다.

적어도이 커패시터의 경우 최상위 레이어에 배치 할 수있는 것 같습니다. 동일한 좌표로 배치하면 캡과 IC 핀 사이의 거리를 80 % 이상 단축 할 수 있습니다 (PCB 두께도 계산해야 함). 나는 확실히 그렇게하려고합니다. 조금 더 가까이 이동할 수도 있습니다. 어쨌든 via를 필요로한다면 차이가 없다고 Russell :-)의 말을 듣지 마십시오. 캡과 핀 사이의 거리 가 중요합니다. 또한 CPLD의 전력 요구에 따라 10nF는 약간 작지만 CPLD보다 FPGA에 더 큰 문제가 될 수 있습니다. 게이트 수와 클럭 주파수에 따라 다릅니다. 여전히 10nF 캡을 사용할 때 1 배치합니다$V_{DD}/V_{SS}$
$\mu$F 캡을 병렬로 연결하고 10nF가 핀에 가장 가깝습니다.
단일 전력 트레이스에 부하를 데이지 체인으로 연결하는 것은 좋지 않습니다. 대신 전원 공급 장치의 출력을 스타 포인트로 만들고 각기 다른 디커플링으로 서로 다른 장치를 서로 다른 트레이스에 연결하십시오.

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세 번째 스크린 샷은 분리 할 수있는 최상의 방법입니다. (트레이스가 똑바로 내려가도록 할 수도 있습니다.) 접지면이나 비아가 연결되는 데 아무런 문제가 없습니다. 캡과 CPLD 핀 사이에 비아를 배치하지 마십시오. 거리 캡 CPLD는 가능하면 더 짧아야합니다! :-)

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나는 패키지에 먼저주의를 기울이지 않았지만 네 번째 스크린 샷은 분명합니다 : 모자 패키지가 거대 합니다. 나는 Mark도 그것에 대해 메모 한 것을 보았고 나는 그에게 동의했다. 0402는 요즘 꽤 표준이며 PCB 조립 공장에서도 0201을 수행 할 수 있습니다. ( AVX 에는 0201 패키지의 10nF X7R이 있습니다.) 패키지가 작을수록 커패시터를 IC에 더 가깝게 배치 할 수 있지만 여전히 인접한 트레이스를위한 공간이 남아 있습니다.

또한 읽기
MLC 커패시터를 바이 패스 / 디커플링 응용 프로그램을 선택 .
디커플링 커패시터 사용 AVX 문서 . 사이프러스 문서

우회 캡이 우회중인 칩에서 보드의 다른쪽에 배치되는 경우 일반적으로 큰 문제가 아니라는 데 동의합니다. BGA 패키지의 경우이 방법이 일부 전원 / 접지 쌍을 우회하는 유일한 방법입니다. 요점은 바이 패스 캡 루프를 최소화하는 것입니다. 이를 달성하는 가장 좋은 방법은 바이 패스 캡을 칩 아래에 두는 것입니다.

그러나 귀하의 경우에는 의미가 없습니다. 캡이있는 상단 레이어에는 아무것도 없으므로 핀에 직접 연결하고 그라운드 레이어에 하나의 비아를 추가하십시오.

우회와 무관하게 레이아웃이 마음에 들지 않는 또 다른 이유가 있습니다. 칩 접지 핀과 바이 패스 캡의 접지면이 주 접지면을 가로 질러 연결되어 있습니다. 이제 접지면 대신 중앙 급지 패치 안테나가 있습니다. 고주파 루프 전류를 접지면에서 멀리 떨어 뜨리십시오. 칩과 바이 패스 캡 사이의 루프가 합리적으로 가능한 한 짧게 한 다음 해당 루프의 접지 부분을 마스터 접지 망에 한 곳에 연결하십시오. 루프의 전원 부분도 마찬가지입니다. 그래야 고주파 전류를 유지하면서도 우수한 접지 및 전원 연결을 제공 할 수 있습니다. 우회 문제는 아니지만 RF 방출과 관련하여 중요합니다.

(알다시피) 목표는 전원과 접지 사이에서 가능한 한 낮은 임피던스를 제공하는 것이므로 핀에서 커패시터까지 트레이스를 가능한 짧게 유지하는 것이 중요합니다. 4 개 이상의 레이어 보드는 우수한 고주파 성능을 달성하기가 훨씬 쉬우나주의해서 2 레이어 보드에서 수행 할 수 있습니다.

필자는 꽤 많은 2 계층 FPGA 테스트 보드를 만들고 같은 계층에서 캡과 트레이스로 Steven이 언급 한 방법을 사용합니다. 일반적으로 각 전원 핀 세트 (10nF에서 가장 가까운 100nF 및 10nF)를 사용합니다. 1uF와 10uF의 커플을 더 가지고 핀에 연결합니다.

위의 설계에서 비아를 사용하는 경우, 트레이스가 만나는 첫 번째 것은 비아가 아닌 커패시터입니다 (즉, 위에서 언급 한 것과 같지만 비아가 있습니다) 따라서 위 디자인에서 커패시터 패드가 핀과 핀 사이에있는 경우 비아와 비아 바로 옆에 (즉, 비아가 패드의 연장과 같은 흔적이없는 경우) 최대한 작은 루프를 만듭니다. 밑면에 캡이있는 경우 (비아가 접지 / 전원 평면에 비아가있는 IC 아래에있는 경우가 매우 흔함) 핀에서 비아까지 매우 짧은 경로를 유지 한 다음 다른 쪽의 비아 바로 옆에있는 캡 측면.

넓은 대역폭에서 임피던스를 낮추는 것이 중요합니다. 다른 값을 갖는 커패시터는 다른 SRF (자기 공명 주파수)를 가지며, 일반적으로 캡이 클수록 SRF는 낮아진다. 따라서 CPLD / FPGA 레일에 2 x 1uF, 4 x 100nF, 8 x 10nF를 배치하면이를 제공하는 데 도움이됩니다. 공급 업체 앱 노트 또는 개발 보드 회로도를 보면 위에서 설명한 것과 매우 유사한 디커플링 시스템을 볼 수 있습니다.

주파수에 따른 커패시터 임피던스의 예는 다음과 같습니다 ( TI 문서 참조 ).

비아를 양방향으로 사용해야하는 경우 상단 또는 하단의 캡은 큰 차이가 없습니다.

이 경우 직접 접지 연결을 통해 바닥의 캡이 양호하며 비아 또는 이와 동등한 것을 사용할 수 없습니다.

그러나 목표는 칩과 캡 사이의 루프를 최소화하는 것임을 이해하고 불필요한 루프를 만드는 것입니다. 그것은 크지 않지만 필요한 것보다 훨씬 큽니다. IC 패드 아래의 비아에서 비아로 갔다가 다시 IC 패드로 돌아갑니다. 캡 옆의 IC 외부에 비아를 놓을 수 있으므로 캡과 IC 사이의 루프가 제로에 가까워 지거나 또는 아래 그림과 같이 비아 바로 아래에 IC 아래에 캡을 놓을 수도 있습니다. 무엇보다도, n = 비아를 약간 아래로 내리고 IC의 트랙이 최소 루프를 위해 비아를 만나는 비아에 대해 캡을 오른쪽으로 배치하십시오.

상관이 있나? -아마 아닐 것입니다. 그러나 IC 핀에 대해 캡을 올바르게 얻을 수 있다면 비용이 거의 들지 않습니다.

잠재적으로 더 심각한 문제가 있습니다.

트랙 / 트랙 또는 트랙 접지면을 사용하여 VCC / Gnd 분포에 대해 문의하십시오.
이 트랙 / 그라운드 플레인은 접지 임피던스를 최소화하는 데 도움이 될 수 있지만 잠재적으로 더 낫습니다. 그러나 접지면 "풍경"을 통과하는 하단의 트랙이 많은 문제를 일으킬 수있는 "슬롯"입니다. 여기에 표시된 것처럼 맨 아래 레이어의 슬롯에 멋진 방사 안테나가 있습니다. IC +에서 왼손을 통해 슬롯에서 캡 + ve로 이어집니다. 아마도 수백 MHz에서 유용한 커플 링 루프 일 것입니다.

다른 곳에서는 접지면 슬롯을 가로 질러 상단 트랙에서 + ve를 가져 와서 원격 지점 (예 : IC + ve)에 연결하고 IC 접지 핀을 IC의 접지면에 연결할 수 있습니다. 그러면 IC gnd 핀이 접지면으로, gp를 통해 전원 공급 장치쪽으로 향하지만 도중에 슬롯을 만나면 상단 트랙, 슬롯, IC로 전류가 흐릅니다. 슬롯을 돌아 다니려면 슬롯 주변의 적절한 임피던스 경로로 옆으로 이동 한 다음 맨 위 트랙 아래로 이동합니다. 슬롯의 측면과 주변을 따라 접지 전류가 흐르면 매우 좋은 UHF 송신기가 만들어집니다. 또한 수신기 역할을 할 수도 있습니다.

어떤 사람들은 이것을 디자인해야합니다-무료로 가질 수 있습니다 :-(.

프리 스케일 애플리케이션 노트- 소형 통합 안테나 는 다음과 같이 말합니다.

최악의 경우 그라운드와 V +를위한 2 개의 상위 트랙을 사용하는 것이 더 나을 수 있습니다. 각 경로의 균형을 맞추고 모든 지점에서 트랙 간 분리를 최소화 할 수 있다면 말입니다. 가능한 경우 별 분포가 가장 좋습니다. 당신은 하나 개의 전원 공급 트랙에 여러 피드를 피하기 수없는 경우 보장 한 위치에 구성 요소 트랙 쌍에 배치 된 신호에 악영향을 같은 트랙 쌍에 다른 영향을 미치지 않는다. 단일 위치에 여러 트랙 기반 전원 공급 장치 경로가있는 모든 비용은 무효입니다. 완벽하고 실현 가능한 고전적인 이상적인 시스템에서 모든 전원 공급 장치는 전원 공급 장치에서만 별 모양으로 배열됩니다.

바닥에 캡을 놓으면 픽앤 플레이스와 리플 로우 오븐을 통해 보드를 추가해야합니다. 완성 된 보드에 비용이 추가됩니다.

주제와는 다소 거리가 있지만 주파수 요구 사항이 (매우) 적당하지 않기 때문에 CPLD에서 드라이브 강도 또는 슬루 레이트를 낮추는 옵션이 있습니다 (지원되는 경우). 로직 트랜지션이 가파를수록 고주파 성분이 많이 포함됩니다. 슬루 레이트가 느리면 스위칭 과도 현상이 줄어들고 디커플링 네트워크의 수요가 줄어 듭니다.