MOSFET 드레인 전압 강하에서이 문제의 원인은 무엇입니까?

최종 업데이트 : 이전의 신비한 전력 MOSFET 스위칭 파형을 이해하십시오! @Mario는 IRF2805와 같은 많은 전력 MOSFET의 전형적인 소위 VDMOS 디바이스와 차별화되는 아래의 근본 원인을 밝혀 냈습니다 .

업데이트 : 단서를 찾았습니다! :)

@PeterSmith는 아래 주석 중 하나에서 MOSFET 데이터 시트의 게이트 전하 사양을 이해하는 데 도움이 되는 훌륭한 리소스 를 언급 합니다.

6 페이지, 둘째 단락의 끝에서, 그 생각에 합격 기준있다 상수 (정지는의 함수로 변화된다 ) 때 > 0 그것은 메커니즘을 언급하지 않는다 하지만 무릎에서 로 어떤 일이 일어날 지 생각했습니다 . $C_{GD}$ $V_{DS}$ $v_{GD}$ $v_{GD}$

그리고 총기, 0V 이상으로 상승 하면 옳은 것으로 판명되었습니다 . $v_{GD}$

누군가가 그 추진 메커니즘이 무엇인지 이해한다면, 그것이 정답이라고 생각합니다. :)

스위칭 컨버터에 대한 연구의 일환으로 MOSFET 스위칭 특성을 면밀히 연구하고 있습니다.

다음과 같이 매우 간단한 회로를 설정했습니다.

시뮬레이션에서이 MOSFET 켜기 파형을 생성합니다.

Miller 고원의 배수 전압 강하에서 무릎이 20 % 정도 나타납니다.

회로를 만들었습니다.

그리고 범위는 시뮬레이션을 매우 잘 확인합니다.

$C_{gd}$

MOSFET에 대한 경험이 많은 사람이 이해하는 데 도움이 될 수 있습니까?

— 스카 니
소스

예, 예보다 게이트와 드레인 사이의 커패시턴스를 충전 할 때 발생합니다. I ID입니다 시간이 특정 응용 프로그램에 대해 일정, 좋은 기능입니다

— 그레고리 Kornblum

Cgd의 Miller Effect처럼 보입니까? 게이트에서 드레인으로 100pF 캡을 추가하면 더 악화됩니까?

— Krunal Desai

답을 모르지만 "Power MOSFET 기본 사항 : 게이트 충전 이해 및 스위칭 성능 평가를 위해 게이트 충전 이해"라는 제목의이 Vishay Siliconix 애플리케이션 노트가 도움이 될 수 있습니다. vishay.com/docs/73217/73217.pdf

— Jim Fischer

스위칭 분석을위한 실제 게이트 전하 (Qg)는 게이트 저항에 민감합니다. 또한 Cgd는 Vd의 함수에 따라 다릅니다. 참조 microsemi.com/document-portal/doc_view/...을

— 피터 스미스에게

당신이 저항과 게이트를 구동, 다른 의견을 제안 할 수 있습니다 것 외에 자신의 질문에 ... 대답하는 메모 등 @scanny, 그것은 완벽하게 유효 않는 무슨 일이 일어나고 있는지 조명. 채널에서, 형성 전과 후에 발생하는 현상을 살펴보고 커패시턴스가 어디서 발생하는지 스스로에게 물어보십시오. 그런 다음 자신의 질문에 대답하십시오.

— 플레이스 홀더

답변:

드레인 전압의 기울기는 게이트-드레인 캐패시턴스 (Cgd)에 의존한다. 하강 에지의 경우, 트랜지스터는 Cgd를 방전시켜야한다. 저항기의 부하 전류 외에도 Cgd를 통해 흐르는 전류를 싱크해야합니다.

Cgd는 단순한 커패시터가 아니라 작동 점에 따라 비선형 정전 용량이라는 점을 명심해야합니다. 포화시 트랜지스터의 드레인 측에 채널이 없으며 Cgd는 게이트와 드레인 사이의 오버랩 커패시턴스로 인한 것입니다. 선형 영역에서, 채널은 드레인 측으로 연장되고 Cgd는 더 커서 게이트와 드레인 사이에 큰 게이트 대 채널 커패시턴스가 존재하기 때문이다.

트랜지스터가 포화 영역과 선형 영역 사이에서 전이함에 따라 Cgd의 값이 변하고 따라서 드레인 전압의 기울기가 변한다.

LTspice 사용 Cgd는 "DC 작동 점"시뮬레이션을 사용하여 검사 할 수 있습니다. 결과는 "View / Spice Error Log"를 사용하여 볼 수 있습니다.

3.92V의 Vgs의 경우 Vds가 높기 때문에 Cgd는 약 1.3npF입니다.

   Name:          m1
Model:      irf2805s
Id:          1.70e-02
Vgs:         3.92e+00
Vds:         6.60e+00
Vth:         3.90e+00
Gm:          1.70e+00
Gds:         0.00e+00
Cgs:         6.00e-09
Cgd:         1.29e-09
Cbody:       1.16e-09

4V의 Vgs의 경우 Cgd는 Vd가 낮기 때문에 약 6.5nF로 훨씬 더 큽니다.

Name:          m1
Model:      irf2805s
Id:          5.00e-02
Vgs:         4.00e+00
Vds:         6.16e-03
Vth:         3.90e+00
Gm:          5.15e-01
Gds:         7.98e+00
Cgs:         6.00e-09
Cgd:         6.52e-09
Cbody:       3.19e-09

다른 바이어 싱에 대한 Cgd (Crs로 표시)의 변화는 데이터 시트에서 가져온 아래 그림에서 볼 수 있습니다.

IRF2805는 Cgd에 대해 다른 동작을 나타내는 VDMOS 트랜지스터입니다. 로부터 인터넷 :

보드 레벨 스위치 모드 전원 공급 장치에 널리 사용되는 이산 형 수직 이중 확산 MOSFET 트랜지스터 (VDMOS)는 위의 모 놀리 식 MOSFET 모델과는 질적으로 동작이 다릅니다. 특히 (i) VDMOS 트랜지스터의 바디 다이오드는 모 놀리 식 MOSFET의 기판 다이오드와 외부 단자에 다르게 연결되며 (ii) 게이트 드레인 캐패시턴스 (Cgd) 비선형 성은 단순한 등급으로 모델링 할 수 없습니다. 모 놀리 식 MOSFET 모델의 커패시턴스. VDMOS 트랜지스터에서, Cgd는 제로 게이트-드레인 전압 (Vgd)에 대해 갑자기 변화한다. Vgd가 음인 경우, Cgd는 물리적으로 게이트를 하나의 전극으로하고 드레인을 다른 전극으로서 다이의 뒷면에있는 커패시터를 기반으로합니다. 이 커패시턴스는 비전 도성 다이의 두께로 인해 상당히 낮습니다. 그러나 Vgd가 긍정적이면 다이는 전도성이고 Cgd는 게이트 산화물의 두께를 갖는 커패시터에 물리적으로 기초한다. 전통적으로 정교한 MOSFET이 전력 MOSFET의 동작을 복제하는 데 사용되었습니다. 계산 속도, 수렴의 신뢰성 및 모델 작성의 단순성을 위해이 동작을 캡슐화하는 새로운 고유 향신료 장치가 작성되었습니다. DC 모델은 스케일링없이 트랜스 컨덕턴스를 직접 지정할 수 있도록 길이와 너비가 기본적으로 1로 설정된다는 점을 제외하고 레벨 1 모 놀리 식 MOSFET과 동일합니다. AC 모델은 다음과 같습니다. 게이트 소스 커패시턴스는 일정하게 유지됩니다. 이것은 게이트-소스 전압이 음으로 구동되지 않는 경우 파워 MOSFET에 대한 근사치 인 것으로 실험적으로 밝혀졌다. 게이트-드레인 캐패시턴스는 경험적으로 발견 된 다음 형태를 따릅니다.

양의 Vgd의 경우 Cgd는 Vgd의 쌍곡 탄젠트에 따라 다릅니다. 음의 Vdg의 경우 Cgd는 Vgd의 아크 탄젠트에 따라 달라집니다. 모델 파라미터 a, Cgdmax 및 Cgdmax는 게이트 드레인 커패시턴스를 파라미터 화합니다. 소스-드레인 캐패시턴스는 소스 및 드레인 저항 외부에서 소스 드레인 전극을 가로 질러 연결된 바디 다이오드의 등급 화 된 캐패시턴스에 의해 공급된다.

모델 파일에서 다음 값을 찾을 수 있습니다

Cgdmax=6.52n Cgdmin=.45n

— 마리오
소스

V_{D}

$V_D$

V_{D}

$V_D$

V_{G}

$V_G$

V_{T h r e s h o l d}

$V_{Threshold}$

V_{G D}

$V_{GD}$

V_{d s}

$V_{ds}$ 6.5V 정도 다릅니다. 그것은 변경 사항을 현지화하지 않습니다 :)

— scanny

@ scanny-Cgd의 변화는 더 넓은 범위에서 발생하며 특정 Vd에 필요한 Vgs의 정확한 값을 찾기 위해 추가 시뮬레이션을하기에는 너무 게으르다. 스스로 할 경우 Cgd는 이미 약 5V의 Vd에서 증가하기 시작합니다.

— 마리오

V_{G D} = 0

$V_{GD}=0$

V_{G S}

$V_{GS}$

@ scanny-사용 된 VDMOS 트랜지스터의 경우 Cgd가 어떻게 모델링되는지 보여주는 참고 문헌을 인용하여 업데이트를 추가했습니다.

— 마리오

단! 이것은 그것을 설명합니다! 고마워 마리오! :) 어디에서 참조를 찾았습니까?

— scanny

업데이트 : Mario는 위의 정답을 얻었으므로 역사적인 관심을 끌 수 있습니다. 이 동작은 VDMOS와 관련이있는 것으로 보이며 (모니터링하는 많은 전력 MOSFET과 마찬가지로), 왜 일반적인 MOSFET 리소스 (모 놀리 식 MOSFET에 초점을 맞추는 경향이 있음)가이 현상을 언급하지 않았는지 설명 할 수 있습니다.

좋아, 내가 이것을 이해하려고 포기하려고했던 것처럼, 웹간은 나에게 morsel을 부여했다.

이것은 IXYS 애플리케이션 노트 AN-401 , 3 페이지에 있습니다.

이 뒤에 장치 물리학에 대한 설명은 없지만 지금은 이것으로 충분합니다. 이 곡선은 내가보고있는 변곡을 잘 설명 할 것입니다.

채널 반전 레이어의 역학을 통해 스스로 설명하려고했지만 당황 스러웠습니다. = 경우와 같이 이해하는 데 명확한 변곡점이 보이지 않습니다. $V_{GS}$ $V_{DS}$ $V_{GD}$ $V_{GS} - V_{DS}$ $V_{GD}=0$

누군가 참조가 있거나 위의 곡선을 설명하기에 충분한 물리학을 알고 있다면 매우 감사 할 것입니다. 나는 할 수있는 사람에게 올바른 답변 쿠키를 줄 것입니다 :)

— 스카 니
소스

질문이 있습니다 : 왜 경사가 선형이어야합니까?

실제로 150ns의 Miller 고원에서는 MOSFET 채널 저항이 거의 무한대에서 매우 작은 값으로 떨어집니다. R = 100 Ohms와 MOSFET의 R DS에 의해 형성된 디바이더의 출력 전압은 선형으로 떨어지더라도 선형이 아닙니다.

그리고 게이트 전하에 대한 R DS의 비선형 의존성이 있습니다. 데이터 시트에서 찾을 수 없지만 비선형이라는 것을 알고 있습니다.

따라서이 동작은 자연 스럽습니다.

내 생각에는 테스트 설정 이 정말 좋지만 실제 전원 회로에서 50Ω 소스의 전력 MOSFET을 구동하는 것은 좋지 않습니다.

— 석사
소스