불쌍한 눈 다이어그램, 어디서부터 시작해야합니까?

100Mbit 이더넷 보드를 디버깅하려고하는데 문제를 해결하는 데 문제가 있습니다.

이것은 전송 쌍의 아이 다이어그램입니다. 수신 쌍은 매우 유사합니다. LAN8700 PHY이며 MII 인터페이스가 효과적으로 비활성화되어 있으므로 PHY가 IDLE 코드 시퀀스를 전송하고 있습니다. 데이터 시트에 따라 100Mbit / FDX로 강제 설정됩니다. 100Mbit / HDX는 동일합니다.

수정 : 설계에서 LAN8700의 내부 1.8V 전원을 사용하여 VDD_CORE 네트워크에 전원을 공급합니다. 이전 설명에서 1.8V 로직 공급 장치와 VDD_CORE 공급 장치를 혼동해야했습니다. 높은, 제로 및 낮은 레벨이 실제로 꽤 괜찮 기 때문에 전원 공급 장치 노이즈가 그렇게 높은 가능성은 아닌 것 같습니다. 즉, 눈은 "뭉개지지"않습니다. 위반이 모두 아주 좋은 전환처럼 보였고, 시간이 "비뚤어진"문제는 PHY에서 크리스털 드라이버 / PLL의 크리스털 또는 공급에 문제가 있다고 생각합니다.

아이 다이어그램을 실행 시키면 (약 15 분) 마스크의 위반이 "채워져"그림에 보이는 흰색 위반이 파란색 마스크의 오른쪽에 흰색 쉐브론 (>) 모양이됩니다. 이것은 타이밍 에러가 타이밍을 정확한 양으로 떨어 뜨리는 어떤 종류의 이산 노이즈보다는 다소 무작위로 분포되어 있음을 말해줍니다.

PHY가 사용하는 크리스털은 30ppm 스펙을 가지고 있으며 이는 100ppm 802.3 스펙, PHY가 지정하는 50ppm 권장 스펙 내에 있습니다. 크리스털이 찾는 것과 일치하는 로딩 커패시터를 사용하고 있으며 LAN8700이 공칭 커패시턴스로 지정한 것과 거의 비슷합니다.

MII 인터페이스를 비활성화하기 전에 Linux의 ifconfig 프로그램에보고 된 프레임 오류가 나타납니다. 링크를 10Mbit로 강제 실행하면 오류가 없습니다.

내가 목격 한 이상한 점 중 하나는 PHY에서 MAC으로 RX_ER (수신 오류) 신호를 트리거하도록 범위를 설정하면 프레임 오류가 MAC 보고서에 누적 되어도 오류를 신호하지 않는다는 것입니다. 이제 PHY의 데이터 시트를 읽음으로써 RX_ER이 주장 할 상황이 실제로 거의 없다는 것이 분명하지만 오류를보고있는 것과 같은 아이 다이어그램을 사용하면 실제로 PHY와 PHY 사이에 있다고 생각하기가 매우 어렵습니다 MAC.

나는 눈 다이어그램의 기본 사항을 이해하지만 더 경험 많은 포스터를 찾고 있는데, 특정 눈 패턴 마스크 위반을 가능한 소스로 변환하는 데 대한 경험을 공유 할 수 있기를 바랍니다.

(편집 : 회로도 추가, 수정 된 VDD_CORE 공급원)

나는 당신이 보는 아이 다이어그램 문제를 잠재적으로 일으킬 수있는 많은 것들을 봅니다. "흡연 총"은 없지만 물건을 엉망으로 만들 수있는 것들.

RJ-45의 사용되지 않은 핀과 변압기의 중앙 탭에는 0.01 uF 캡 (C211, C212, C214, & C217)이 있습니다. 나는 그 모자를 짧게하는 것이 좋습니다. 여기에서 캡을 사용하는 것은 드문 일이며 나중에 눈 다이어그램 문제를 일으킬 가능성은 없지만 나중에 문제를 일으킬 수 있습니다. 내가 알 수 있듯이, 이러한 캡을 갖는 유일한 이유는 누군가가 비표준 Power over Ethernet 구성표를 사용하는 경우 DC 차단 구성표 때문입니다. 표준 POE에는이 보호 기능이 필요하지 않으며 POE 표준이 "구식"이므로 POE 이외의 표준 장비가 없을 것입니다.

이더넷 종단 저항에서 C19 및 C25, 10 pF 캡을 제거하십시오. 이것들은 너무 작아서 사용하기에 중요한 것으로부터 너무 멀리 떨어져 있습니다.

이더넷 종단 저항의 C18 및 C24, 0.01uF 캡을 최소 0.1uF로 변경하십시오. 4.7 uF를 시도 할 수도 있습니다. 이들 캡이 분리되는 "파워 레일"은 상당히 안정적이어야하며, 종단 저항을 통해 놀라운 양의 전류가 흐를 수 있습니다. L4 / L5가 전류 흐름을 너무 제한하고 캡이 느슨해지지 않으면 데이터 오류가 발생할 수 있습니다.

이더넷 데이터 라인에서 10 pF 캡 모두 C16, C17, C22 및 C23을 제거하십시오. 이것의 유일한 이유는 EMI 필터링이므로 디버깅에 필요하지 않습니다. 다른 문제를 일으키지 않도록 제거하십시오. 필요한 경우 언제든지 나중에 다시 넣을 수 있습니다.

변압기 센터 탭의 C20 및 C21, 0.022 uF 캡을 0.1 uF 이상으로 변경하십시오. 1.0uF도 시도해 보는 것이 좋습니다. 이 라인은 10ohm 저항과 L4 / L5로 인해 너무 많이 처질 수 있습니다. 디버깅을 위해이를 VCC로 단락시킬 수도 있습니다. 저항 (및 더 적은 범위의 캡)에 대한 유일한 이유는 EMI 필터링 때문입니다. PCB를 다시 스핀 할 때는 L4 / L5를 통하지 않고 10ohm 저항을 VDD33에 직접 연결해야합니다. 10 옴 저항과 L4 / L5는 중복됩니다. VDD33으로 직접 이동하면 종단 저항에 노이즈가 유입되는 것을 방지하고이 영역의 필터링을보다 쉽게 ​​최적화 할 수 있습니다.

VDDIO 핀에 더 많은 캡이 필요하거나 비드를 단락시켜야합니다. 이 핀은 많은 I / O 핀에 전원을 공급하며 많은 전류가 흐릅니다. LC 필터 (비드 + 0.4uF)로 인해 전류가 고갈 된 경우 I / O 핀에서 동시에 스위칭 잡음이 많이 발생합니다. 실제로 비드로 걸러내는 것보다 더 많은 노이즈가 발생합니다. 이 노이즈가 이더넷 출력에 영향을 줄 수도 있습니다.

변압기의 핀 배치가 올바른지 확인하십시오. 가능하지는 않지만 가운데 탭과 다른 핀을 교환 할 수 있습니다. 확인하는 데 5 분이 소요됩니다. 그 문제에 대해서도 LAN8700의 핀 배치도 확인하십시오.

그 중 어느 것도 개선되지 않는다면 25MHz 금속 캔을 발진하여 크리스탈을 교체하십시오. 크리스탈 회로가 이상한 일을하는 것을 보았습니다. 마음의 평화를 위해서만 프로토 타입 보드를 해킹하여 클락이 안정적이되도록하는 것이 좋습니다.

그것이 내가 지금 본 전부입니다. 도움이 되었기를 바랍니다!

내 2 센트 : 25MHz에 적합한 수정 발진기를 선택하라는 권장 사항에 동의합니다. 나는 1Gbit 모드에서 NSC의 DP83865DVH를 사용했고 긴 테스트 케이블 ( "특별한"품질 5 고양이와 110m 근처)에서 불안정한 상태에있을 때 XTAL을 교체하면 큰 차이가 생겼다. 회로는 매우 안정적이었고 이러한 "개선"의 가격은 ~ 10 센트에 불과합니다.