«timing» 태그된 질문

전문적인 삶에서 때때로 프로토콜 ( UART , SPI 등)에 대한 타이밍 다이어그램을 만들어야 합니다. 이를 위해 어떤 프로그램을 추천 할 수 있으며 사용 경험은 무엇입니까?

33 communication  spi  uart  timing  drawing 

재 계산 재미를 위해 Z80 가정용 컴퓨터를 만들고 전자 설계의 기초를 가르치려고합니다. 개념 증명을 위해, 나는 이미 지난 몇 주 동안 브레드 보드에 기본 시스템을 성공적으로 조립했습니다. 현재 프로토 타입은 매우 간단합니다. I는 시스템 클럭으로서 74HCT04 피어스 발진기에 의해 구동되는 4 MHz의 결정을 사용한 투명 모드 (두 74HCT573 래치 LE16 …

15 embedded  logic-gates  signal-integrity  timing  z80 

알지 못하는 사람들을 위해 인종 위험 정리 (RHT)는 다음과 같이 말합니다. A x B + A 'x C = A x B + A'x C + B x C RHT의 다른 부분, 시간 지연 등에 대해서는 이해하지만 위의 논리 설명이 참인 이유를 이해하지 못합니다. 누군가 이것을 이해하도록 도울 수 있습니까?

12 digital-logic  logic-gates  timing  race-condition 

나는이 음악 시퀀서를 구축 한다 . 시퀀서가 아니라 시퀀서의 실제 인터페이스입니다. 시퀀서는 시퀀서가 연결된 랩톱에서 실행되는 응용 프로그램으로, 사용자는 드럼 루프를 즉석에서 만들 수 있습니다. 꽤 재미 있지만 시퀀서는 '온보드'가 아니기 때문에 랩톱이 필요합니다. 내가 좋아하는 것은 장치 내에서 시퀀싱을 수행하는 것입니다. 이제 USB MIDI 연결을위한 클래스 컴플라이언스를 해결하는 방법을 …

11 arduino  timing  midi 

micros () 문서에 따르면 반환 값은 항상 4의 배수가됩니다. 더 높은 해상도의 마이크로 초 클릭을 얻을 수있는 방법이 있습니까? AVR 수준으로 떨어 뜨릴 수 있습니다.

11 arduino  timing 

소개 SDC 형식의 타이밍 제약 조건을 올바르게 작성하는 방법에 대한 인터넷 및 일부 교육 과정에서 여러 가지 상충되거나 불완전한 정보를 발견 한 후 EE 커뮤니티에 일반적인 클럭 생성 구조에 대한 도움을 요청하고 싶습니다. 나는 ASIC 또는 FPGA에서 특정 기능을 구현 하는 방법에 차이가 있다는 것을 알고 있지만 (두 가지와 함께 …

10 clock  timing  constraints  sdc 

나는 fpgas를 처음 사용하고 있으며, 확실하지 않은 타이밍 미묘함이 있습니다. 모든 동기 프로세스가 동일한 에지에서 트리거되면 입력이 하나의 상승 에지에서 '캡처'된다는 것을 의미합니다. 출력이 켜집니다. 같은 가장자리? 다음 상승 에지? 하나의 출력이 다음의 입력으로 흐르는 두 개의 모듈이 있으면 내 모듈의 입력 (이전 모듈의 출력)이 캡처되는 것과 동시에 변경되는 상황이 …

10 digital-logic  fpga  timing 

FPGA 세계에서 HDL 컴파일러에 대한 잘못된 경로 제약 조건은 정확히 무엇입니까? 왜 유용한가요?

10 fpga  timing  hdl 

클럭 도메인 전체에 넓은 레지스터를 전달하기위한 버스 동기화 회로가 있습니다. 비동기 재설정 논리를 생략하고 간단한 설명을 제공하겠습니다. 데이터는 한 시계에서 생성됩니다. 업데이트는 시계 가장자리 (수십 개 이상)와 떨어져 있습니다. PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin <= NOT ready_spin; END IF; END IF; END …

10 fpga  clock  timing  sdc 

100Mbit 이더넷 보드를 디버깅하려고하는데 문제를 해결하는 데 문제가 있습니다. 이것은 전송 쌍의 아이 다이어그램입니다. 수신 쌍은 매우 유사합니다. LAN8700 PHY이며 MII 인터페이스가 효과적으로 비활성화되어 있으므로 PHY가 IDLE 코드 시퀀스를 전송하고 있습니다. 데이터 시트에 따라 100Mbit / FDX로 강제 설정됩니다. 100Mbit / HDX는 동일합니다. 수정 : 설계에서 LAN8700의 내부 1.8V 전원을 …

10 ethernet  timing  signal-integrity  troubleshooting 

베어 본 비동기 DRAM 컨트롤러를 구축하는 방법을 알고 싶습니다. 가정용 복고풍 컴퓨터 프로젝트에 사용하고 싶은 30 핀 1MB SIMM 70ns DRAM (패리티 포함 1Mx9) 모듈이 있습니다. 불행히도 그들에 대한 데이터 시트가 없으므로 IBM 의 Siemens HYM 91000S-70 및 "DRAM 운영 이해" 에서 왔습니다 . 내가 끝내고 싶은 기본 인터페이스는 / …

9 memory  timing  dram  7400