왜 저항과 커패시터를 서로 쌓을까요?

전임자로부터 충전 증폭기 / 형상 회로를 물려 받았습니다. 전류-전압 변환으로 저역 통과 필터를 만들고 싶을 때 다음과 같은 표준 회로를 사용했습니다.

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

그는 R9 와 C11을 위한 단일 풋 프린트를 만들고 다음 과 같이 서로 위에 납땜 할 것입니다.

이런 식으로 회로를 설계 한 이유는 무엇입니까? 나는이 특별한 기술을 다른 곳에서는 보지 못했습니다. 내 눈에는 조립 관점과 커패시터의 피드백 경로를 최소화하는 데 문제가 있습니다. 가치있는 것은 회로가 매우 짧은 (~ 4ns) 펄스를 처리하는 것입니다.

편집 : 통찰력있는 의견에 감사드립니다! 이 회로의 기본 개념은 실제로이 경우 PIN 다이오드 에 의해 생성 된 펄스를 넓히는 것 입니다. 커패시터는 COG +/- 10 %입니다.

이 회로에 대한 혼란을 넓히기 위해 스택에 의해 기생이 바뀌는 것에 동의합니다. 그러나 커패시터와 저항이 모두 0603이라는 것을 언급해야합니다 (그림에서 명확하지 않은 경우). 디자이너가 기생에 대해 염려한다면 그의 첫 단계는 구성 요소 크기를 줄이는 것이었을 것입니다.

이사회와 관련된 다른 문제를 수정하고 있으며이 스태킹 비즈니스에서 중요한 것을 놓치지 않고 싶었습니다. 유용한 통찰력에 다시 한번 감사드립니다.

40kHz를 잊어 버리십시오.이 회로는 매우 높은 주파수에서 발진하는 것을 정말로 좋아합니다. 피드백 저항은 몇 pF에 비해 고주파에서 거의 개방되어 있고 (1M) 증폭기의 이득 대역폭은 1.75GHz 입니다. 그런 점에서 포토 다이오드 트랜스 임피던스 증폭기와 유사합니다. 더 중요한 것은 매우 높은 주파수의 입력을 측정하는 것입니다.

그가 반전 입력 및 4pF 캡에서 스트레이 커패시턴스의 값 을 최소화 하고 제어 하고 싶다고 생각합니다 . 고주파수 (4ns 펄스 및 증폭기 롤오프에 의해 암시 됨)에서 이것은 기본적으로 용량 성 회로 출력 전압이며 시간에 따라 통합 된 입력 전류는 ~ 4pF로 나뉩니다. 4pF 피드백 (통합) 커패시터 (및 증폭기 입력 커패시턴스)는 트레이스 및 패드의 부유 커패시턴스보다 크지 않습니다 . 저항 자체도 커패시턴스에 1 %를 추가합니다 (0603 가정).

물론 이런 종류의 것은 때때로 '현상 개선'으로 나타납니다 (예를 들어 증폭기가 진동하여 캡이 피드백 저항 위에 붙어 있음).이 경우 분명히 의도적이었습니다.

@ IgnacioVazquez-Abrams가 말했듯이, 이것은 불필요한 인덕턴스를 감소시켜 원치 않는 발진을 일으킬 수있는 일반적인 방법입니다. 실제로이 방법은 특히 과도한 인덕턴스 및 발진에 더 민감한 회로에서 자주 사용되는 것을 보았습니다. 간단히 말해서 필터 성능을 향상시킵니다.

표유 인덕턴스만큼 문제가되지 않는 저속 회로에서이 방법은 고밀도 설계에서 PCB의 공간을 절약하는 데 여전히 사용될 수 있습니다.

픽 앤 플레이스 기계가 실제로이 작업을 수행하도록 설계되어 있기 때문에 생산에는 이상적이지 않습니다. 이 작업은 수동으로 수행해야하므로 시간 요구 사항과 비용이 증가한다고 생각합니다.

특정 예에서는 그렇지 않지만이 방법을 사용하여 저항 / 용량 값을 트리밍 할 수도 있습니다. 저항이 너무 높으면 등가 저항을 줄이기 위해 다른 저항을 위에 놓을 수 있습니다. 마찬가지로 커패시터를 다른 커패시터 위에 놓으면 정전 용량이 증가합니다.