2 계층 보드에서 디커플링 커패시터로 신호 리턴 경로 최적화

저는 꽤 복잡한 2 레이어 보드를 디자인하고 있습니다. 실제로 4 레이어 1로 가야하지만 여기서는 그 점이 아닙니다. 구성 요소 배치 및 라우팅 작업을 마쳤으며 접지 평면이 대부분의 보드를 덮고 잘 연결되어 있는지 확인하는 등 마무리 작업을 수행하고 있습니다 (일명 접지 그리드).

특정 지역에서는 접지면 위에 신호 트레이스 (예 : SPI)를 배치 한 다음 전력 트레이스 (14V), 다른 접지면을 배치했습니다. 이 전력 트레이스를 벗어날 수있는 방법이 없으므로 신호 트레이스 바로 아래에서 전력 트레이스와 접지면 사이에 디커플링 커패시터 (100nF)를 가짐으로써 신호 리턴 전류가 통과 할 수 있다고 생각했습니다.

다음은 내가 생각하는 이미지입니다.

신호 루프 영역을 줄이고 EMI를 제어하는 것이 좋은 생각입니까?

이 모든 복잡성에 대한 요점을 보지 못하고 커패시터를 추가하면 회로의 노이즈가 증가한다고 확신합니다. 디커플링 커패시터를 전원 장치 옆에 배치하는 한, 전력 트레이스를 통과하는 디지털 신호는 중요하지 않습니다. 디지털 신호는 상대적으로 빠른 에지이므로 전력 트레이스에 큰 영향을 미치지 않습니다. 대부분의 IC는 전원 핀에 공통 노이즈 제거 기능이 있으므로 실제로 큰 문제는 아닙니다. 또한 SPI 추적은 전력 추적과 수직이므로 누화가 최소화됩니다.

— lucas92

신호 무결성 또는 트레이스 간 커플 링에 대해 걱정하지 않습니다. 이것이 내 질문의 요점이 아닙니다. 신호 반환 경로는 꽤 길며 신호 추적 바로 아래에 있지 않으므로 일반적으로 권장됩니다. USB 신호의 경우 적용하려는 기술과 커패시터를 사용하여 리턴 전류가 다른 레이어의 신호 트레이스에 최대한 가깝게 흐르도록 권장하는 애플리케이션 노트를 읽은 것을 기억합니다.

오, 당신은 지상 복귀 경로에 대해 걱정하고 있습니다. 나는 그 질문을 오해했다. 확실하지 않다면, 아마도 전력 트레이스에 노이즈를 추가하게 될 것입니까?

— lucas92

저도 궁금합니다. 관련된 전류는 실제로 작으며 전력 트레이스는 연결된 모든 IC (바이 패스 캡) 근처에서 필터링되므로 문제인지 확실하지 않습니다.

그러나 이렇게하면 DC 기준을 로컬 GND 접지로 설정할 수 있습니까? DC 레퍼런스를위한 또 다른 트레이스가 필요하십니까?

— lucas92

당신은 당신의 이해가 정확합니다. 모든 신호의 리턴 전류는 인접한 접지 또는 전원 평면을 사용하여 신호 자체와 동일한 경로를 따르려고합니다. 접지면이 파손되면 여전히 신호 소스로 돌아가는 경로를 찾지 만 최적의 경로가 길어지면 방출량이 높아지고 내성이 나빠질 수 있습니다. 이것이 설계에 문제가되는지 여부는 신호의 클럭 속도 및 더 중요한 에지 속도와 같은 많은 요소에 달려 있습니다.

문제가 될 수 있다고 생각되면 (그리고 아마도 당신이 할 것입니다) 가장 좋은 해결책은 4 개 이상의 레이어 보드를 사용하여 끊어지지 않은 접지면을 갖도록하는 것입니다. 2 계층 보드를 사용하면 0805 또는 1206 zero-Ohm 링크를 추가하여 두 개의 접지면이 파손되어 현재 리턴 경로를 제공하는 지점에서 두 접지면을 함께 연결할 수 있습니다.

— 스티브 G
소스

나는 그렇게 생각했다. 다음 프로토 타입 반복에서 4 계층 보드를 사용할 수도 있지만 현재로서는 실제로 옵션이 아닙니다 (그리고 EMI 준수는 아직 문제가되지 않습니다). 전력 트레이스로 생성 된 슬롯이 너무 넓어서 제로 저항으로 브리지 할 수 없으므로 커패시터 솔루션입니다. 또한 이 논문 은 커패시터 스티칭이 차선책이지만 100MHz 미만의 주파수 (또는 에지 속도)에 적합하다는 것을 제안하는 이 논문 을 발견 했다.

위의 링크 된 용지가 두 개의 기준면을 직접 연결하는 반면, 중간 트레이스를 통해 신호 리턴 전류를 "경로"해야한다는 점을 언급하지 않았습니다.

커패시터 솔루션이 문제를 일으킬 것이라고 생각하지 않습니다. 평면을 0R로 직접 스티칭하는 것만으로는 충분하지 않습니다.

— Steve G