요즘 VHDL을 사용하십니까?

저는 전기 공학 학생이며 VHDL이라는 하드웨어 설명 언어를 공부하고 있습니다. IDE에서 Mac을 찾고있는 Google에서 검색했지만이 언어는 꽤 죽은 것 같습니다.

제 질문은 다음과 같습니다. 미래의 전기 엔지니어로서 VHDL이 유용할까요? 당신은 그것을 사용하고 있습니까?

업데이트 : 답변을 주셔서 감사합니다. 첫 인상에 분명히 틀 렸습니다.

VHDL 만 사용합니다. 죽음과는 거리가 멀다. 몇 년 전에 VHDL 또는 Verilog를 사용하는 사람들 사이의 50/50 분할처럼 보였지만 (최후의 증거는 최고 임) 그 이후로 많이 바뀌었을 것입니다.

VHDL의 최신 버전은 "VHDL-2008"이며 언어 표준 용어로는 어제였습니다.

프로그래머블 로직 (예 : MCU가 아닌 FPGA)으로 작업 할 계획이라면 VHDL과 Verilog가 알아야 할 두 가지 언어입니다. 학생은 아마 둘 다 배우고 둘 다 사용하고 둘 다 시험해야 할 것입니다. 그것은 오래 전 일이지만, 저에게는 분명히 그런 경우였습니다 (그리고 ASIC 디자인에서 몇 코스 만 수강했습니다).

가능성은 VHDL이거나 Verilog가 선호됩니다. 나는 Verilog를 개인적으로 선호하지만 두 가지를 모두 알고 있습니다.

미래 엔지니어 인 경우 Verilog와 VHDL을 모두 사용할 수 있으면 FPGA (및 유사한 기술)로 설계 할 때 좋은 직업을 얻을 수있는 기회를 대략 두 배로 늘릴 수 있습니다.

개인의 취향을 제쳐두고 가능한 한 당신에게 무의미한 선택을하도록 노력해야합니다. 언어는 목표를 달성하기위한 수단 일 뿐이며 그 자체가 목적이 아닙니다. 거기에 두 개의 큰 HDL이있는 것이 운이 좋다고 생각하십시오. 컴퓨터 과학자라면 완전히 다른 수십 가지 프로그래밍 언어를 배우고 몇 시간 만에 새로운 언어를 배우고 며칠 만에 그 관용구를 이해할 수 있어야합니다.

따로 : 대부분의 HDL에는 프로그래밍 언어처럼 보이게하거나 프로그래밍으로 만드는 구조가 있지만 프로그래밍 언어 (Turing Machine의 작동을 제어하는 ​​데 사용)와 하드웨어 설명 언어 (하드웨어 구성을 제어하는 ​​데 사용)는 완전히 다릅니다. 언어 도 . 이것이 혼란 스러우면 C에서 RISC CPU를 설명 할 수없는 것처럼 VHDL로 컴퓨터 운영 체제를 작성할 수 없다는 사실 만 인정하십시오 .

VHDL은 죽은 언어가 아닙니다. 문제는 Mac OS X에서 VHDL 프로그래밍을 수행 할 도구를 찾고 있다는 것입니다. 불행히도, Mac에서 적절한 HDL (Verilog 또는 VHDL) 프로그래밍을 수행하는 옵션은 거의 없습니다. 내가 아는 유일한 옵션은 (실제는 상당히 유연한 형용사입니다) Icarus Verilog Simulator 입니다.

다른 실제 옵션과 내가 선택한 옵션은 Mac을 Boot Camp로 설치하여 Windows 또는 Linux 기반 도구를 선택하는 것입니다.

예, 매일 VHDL을 사용합니다. 그리고 C ++, C, Matlab, Python . 덜 자주 나는 TCL, Perl, Makefiles, Bash-scripts, 심지어 CMD 스크립트도 사용한다.

VHDL은 확실히 죽지 않았습니다. Verilog 언어 (또는 Verilog의 Sucessor, SystemVerilog와 더 정확하게)와 경쟁합니다.

내 이해는 역사적으로 VHDL이 FPGA 설계의 일반적인 언어이고 ASIC 설계의 반대 언어였습니다.

언어는 구문 적으로 다소 다르지만 디자인 목적으로 거의 상호 교환 가능할 정도로 충분히 유사합니다. 따라서 그것은 주로 어느 조직이 사용되는지에 달려 있습니다.

이제 프로그래밍 언어 (VHDL 및 Verilog는 프로그래밍 언어가 아닌 HDL (하드웨어 설명 언어) 임)와 비교할 때 유용한 도구가 많지 않습니다. 가장 좋은 도구는 일반적으로 고가의 상용 제품입니다 (비록 무료 아카데믹 라이센스를 제공하지만).

학교에서 가르친 것이기 때문에 VHDL을 사용했습니다. Verilog는 YOSYS, IceStorm, PrjTrellis 등과 같은 대부분의 오픈 소스 FPGA / HDL 도구가 지원하는 유일한 언어이기 때문에 Verilog를 사용합니다. Mac을 사용하므로 오픈 소스 FPGA 프로그래머 및 컴파일러를 Xilinx, Altera 또는 래티스는 OS X 용 툴을 출시했다. Wine을 사용할 수는 있지만 오픈 소스 툴은 훨씬 빠르다 (무료는 말할 것도 없다).

마지막으로, verilog를 사용하는 데있어 가장 큰 근거는 도구 Verilator입니다. Verilator를 사용하면 Verilog를 C 코드로 컴파일하고 컴퓨터에서 다른 라이브러리와 통신 할 수있는 하드웨어를 실제로 인스턴스화 할 수 있습니다. HDL에서 Convolutional Network 디자인을 수행하므로 파이썬으로 데이터를 가상 FPGA에 푸시하고 이미지를 다시 수신 할 수 있습니다. ZipCPU의 제작자가 가상 ​​FPGA에서 데이터 스트림을로드하고 상호 작용 한 미친 것들에 대해서도 들었습니다. Verilator는 불행히도 verilog 만 지원하지만 이것이 바로 그 것입니다.

내 임베디드 시스템 교수는 VHDL이 처음부터 공개 표준이기 때문에 교육 및 정부 사용에 역사적으로 인기가 있다고 말했다. 10 년 정도 닫힌 채로, verilog는 마침내 공개 표준으로 출판되었습니다. 이때까지 VHDL은 이미 그 자리를 떠났습니다.

VHDL이 죽지 않았다는 다른 답변을 제시 할 것입니다. FPGA를 설계하기 위해 선택할 수있는 두 가지 언어 중 하나입니다. 다른 답변에서 언급했듯이 Verilog는 유일한 선택입니다. 지금까지 나는 VHDL을 사용하는 곳에서만 일했습니다 (지역 언어로 사용되는 언어 인 것 같습니다). 도구를 디자인하려는 경우 Xilinx의 XST 제품군 또는 Altera의 Quartus 제품군 중 하나를 선택하는 것이 좋습니다.

VHDL의 생존 여부를 제대로 파악하려면 dice.com, monster.com 또는 indeed.com과 같은 구직 사이트에서 vhdl을 검색하십시오. 표준 C / C ++ 프로그래밍보다 조금 더 틈새 시장을 찾을 수 있지만 매우 바람직합니다.

인텔과 Qualcomm, 다양한 방위 산업 회사 및 신생 기업에서 VHDL을 사용했습니다.

휴대폰에 들어가는 Qualcomm의 MSM 칩은 VHDL로 작성됩니다. 그래도 지역 포스터 인 다른 포스터에 동의합니다.

전기 공학은 광범위한 분야이므로 RF 전문 분야를 선택하는 경우 Vhdl이 필요하지 않을 수 있습니다. 그러나 디지털 하드웨어 및 / 또는 Fpga 디자인을 사용하려면 VHDL 또는 Verilog와 TCL, Perl, Python 및 Matlab과 같은 다른 스크립팅 언어가 필요합니다. VHDL과 Verilog 사이의 선택에 너무 걱정할 필요가 없습니다. 그들은 당신의 디자인을 표현하는 언어 일뿐입니다. 디지털 디자인의 기본은 동일하게 유지됩니다.

다른 사람들이 말했듯이 VHDL과 Verilog는 디지털 하드웨어 디자인을 설명하는 데 사용됩니다. 그런 다음 코드는 "합성"도구로 처리되어 논리를 생성하여 기본적으로 넷리스트를 생성하는 설명 된 하드웨어를 구현합니다.

VHDL은 유럽에서 더 인기가 있고 Verilog는 미국에서 더 인기가 있습니다. 그러나 두 가지를 모두 배우는 것이 가장 좋습니다. 주는 직업에서는 주로 그들 중 하나만 사용하게됩니다. 그러나 코드를 읽어야 할 수도 있습니다.

나는 몇 년간 엔지니어였으며 모든 경우에 VHDL이 사용되는 것을 보았습니다. 나는 영국 출신입니다.

경합의 주요 포인트는 수년에 걸쳐 디자인이 너무 복잡해지면서 디자인 검증에 새로운 접근법이 필요하다는 것입니다. 여기에서 시뮬레이션을 사용하여 설계가 의도 한대로 작동 함을 증명합니다. 이것은 디자인주기의 가장 중요한 단계이며 대부분의 시간이 소요되는 단계입니다.

몇 년 전, Verilog에 강력한 기능을 추가하기 위해 SystemVerilog라는 언어가 개발되어 디자인 검증 기능을 개선하는 데 사용될 수 있습니다. SystemVerilog에는 Verilog 등이 포함되어 있습니다. SystemVerilog는 하드웨어 검증 언어 인 HVL 인 반면 Verilog 및 VHDL은 하드웨어 설명 언어 인 HDL입니다. VHDL은 한 언어와 소프트웨어를 사용하여 복잡한 설계를 작성하고 제약 된 무작위 자극 생성 및 어설 션 기반 테스트 벤치와 같은 복잡한 기술을 사용하여 검증하려는 경우 SystemVerilog를 선택하고 VHDL을 삭제해야하므로 VHDL을 약하게 보이게 만들었습니다. 그러나보다 최근에는 VHDL-2008을 활용하여 SystemVerilog와 VHDL에서 동일한 기능을 수행하는 OSVVM이라는 방법론이 개발되었습니다.

이때 배우거나 안전 할 수 있습니다.

VHDL이 죽어 가고 있다고 말해야합니다. 원인:

1. vhdl2008은 아직 EDA에서 완전히 지원되지 않습니다. 지금 2018입니다
2. 라이브러리는 괜찮습니다. 그러나 멋진 기능을 원한다면 너무 어렵습니다. 예를 들어, ieee_proposed인터넷에 대한 질문이 너무 많습니다 . 파일 IO가 미쳤다.
3. 나는 엄격한 스타일을 좋아하지만 불편하거나 중복해서는 안됩니다. v2008은 더 나아졌지 만 아직 EDA에서 완전히 지원되지는 않습니다. 그래서 나는 여전히 v93을 사용합니다.
4. SystemVerilog 도메인 확인

RTL 설계와 관련하여 SV를 VHDL보다 우선 순위가 높은 일부 회사가 있다는 것을 알고 있습니다. 초보자에게는 SV를 배우십시오.

VHDL은 악마의 언어입니다. 모든 상업 산업 및 서해안 군용 Verilog. BAE와 같은 동부 해안의 오래된 공룡 군사 만이 VHDL을 사용합니다. Verilog 구절 VHDL을 사용할 때 타이핑이 약 50 % 감소합니다. 이제 동해안 군사 회사들이 마침내 붕괴되고 Verilog를 채택하기 시작했습니다. System VHDL에 대해 들어 본 적이 있습니까? VHDL은 결국 소프트웨어 언어 인 Ada와 같은 길을 갈 것입니다.