«vhdl» 태그된 질문

VHDL 과 Verilog 는 오늘의 HDL입니다. HDL에 대해 전혀 경험이없는 사람에게는 어떤 장점이 있습니까?

93 vhdl  verilog  hdl 

Xilinx ISE, Lattice Diamond 등과 같은 FPGA / HDL 툴 제품군에 대한 경험이 있습니다. 일반적인 워크 플로우는 Verilog / VHDL 작성, 시뮬레이션, 테스트 및 FPGA 프로그래밍입니다. 두 사람이 ASIC 디자인이 매우 다르다고 말합니다. 두 가지 주요 ASIC 유형 인 게이트 레벨 ASIC 및 트랜지스터 레벨 ASIC에 사용되는 툴셋은 무엇입니까? Catapult …

42 fpga  vhdl  verilog  software  asic 

VHDL 또는 Verilog에서 CPU의 읽기 쉽고 교육적인 구현을 권장 할 수 있습니까? 바람직하게는 잘 문서화 된 것. 추신 : 나는 내가 볼 수 있다는 것을 알고 opencores있지만, 사람들이 실제로 보았고 흥미로운 것을 발견 한 것에 관심이 있습니다. PS2. 짜증나는 태그에 대해 죄송하지만 새로운 사용자는 새로운 태그를 만들 수 없습니다

37 microprocessor  fpga  softcore  verilog  vhdl 

VHDL과 Verilog를 배우고 싶습니다. 무료 IDE가 있는지 궁금합니다.

29 vhdl  verilog  ide 

나는 mod-16 카운터를 만들고 출력 결과는 INTEGER입니다 (내가 본 모든 예제는 INTEGER를 사용했습니다). 16 대 7 세그먼트 디스플레이 디코더를 만들었고 입력은 STD_LOGIC_VECTOR입니다 (진실 테이블을 쉽게 매핑 할 수 있기 때문에 그렇게 작성했습니다). 카운터의 출력을 디코더의 입력에 연결하고 싶지만 QuartusII에서 컴파일하려고 할 때 '유형 불일치'오류가 발생합니다. VHDL 목록에서 INTEGER 유형을 STD_LOGIC_VECTOR …

28 vhdl 

나는 놀 수는 있지만 너무 많이 쓰지 않는 것을 찾고 있습니다. 학업 할인을받을 자격이 없으므로 제안을 할 때이를 고려하십시오.

27 fpga  vhdl 

구성 요소 엔터티의 차이점이 무엇인지 궁금합니다. 어떤 경우에 엔티티 대신 구성 요소를 사용하는 것이 더 좋은지 알고 싶습니다. 정말 고맙습니다.

25 vhdl  components 

VHDL에 대한 멋진 인터뷰 질문을 보았습니다. 번호를 받고 나머지없이 5로 나눌 수 있는지 감지하는 시스템을 구축하십시오. 나는 상태 머신으로 그것을 해결하려고 노력했다. (나는 그들이 당신이 mod 또는 rem 을 사용하고 싶지 않다고 가정한다 ) 초기 성공 (5, 10, 15와 같은 숫자와 20, 40, 80과 같은 숫자는 성공했다) ), 130, 75 …

24 vhdl  state-machines 

세계는 VHDL에서 비트를 나타내는 기본 방법 이라고 std_logic(및 std_logic_vector) 결정한 것 같습니다 . 대안은 std_ulogic해결되지 않습니다. 이것은 일반적으로 버스를 설명 하지 않기 때문에 놀랍습니다 . 따라서 여러 드라이버를 원하지 않고 신호 를 해결할 필요가 없습니다 . 여러 드라이버가있는 경우 컴파일러에서 조기에 경고한다는 이점 이 있습니다.std_ulogic 질문 : 이것은 문화적 / …

24 vhdl 

이번 학기에는 Digital Design 과정을 수강하고 좋아합니다. 이제 임베디드 시스템 및 디지털 디자인의 대부분의 작업이 컴퓨터 시뮬레이터에서 먼저 수행 된 다음 하드웨어를 사용하여 구현된다는 것을 알고 있습니다. 그래서 HDL을 배우는 방법에 대해 궁금했습니다. 나는 몇 가지 질문이 있습니다 뭐? 나는 표준이 무엇인지 알지 못하지만 어느 것이 간단한지를 배우고 싶습니다. 나는 …

24 simulation  vhdl  verilog  hdl 

VHDL 코드가 잘못되면 FPGA가 손상 될 수 있다고 읽었습니다. VHDL 코드로 FPGA를 손상시킬 수 있습니까? 어떤 종류의 조건으로 인해 이런 상황이 발생하며 최악의 시나리오는 무엇입니까?

22 fpga  vhdl 

VHDL을 0에서 연구해야하며 NT / Windows 대신 Linux 커널에서 실행되는 옵션이 필요합니다. 초보자에게 좋은 VHDL 리소스에 대한 좋은 링크도 감사합니다.

19 vhdl  ide 

현재 Xilinx ISE와 ISIM을 사용하여 VHDL에서 간단한 CPU를 설계하고 있습니다. 디자인 부분은 훌륭하게 진행되고 있지만 일관된 방식으로 확인을 수행하는 방법을 찾지 못하는 것 같습니다. 지금은 특정 순간에 작업중 인 기능을 테스트하기 위해 업데이트하는 VHDL 테스트 벤치가 있습니다. 이것은 매우 임시적이며 회귀를 잡는 데 도움이되지 않으며 사양 / 지침 세트의 준수를 …

18 fpga  vhdl  cpu  test 

제목은 거의 내 질문을 요약합니다 : VHDL / FPGA를 시작하기위한 기본 Mac OS X 환경이 있습니까?

18 fpga  vhdl  mac 

합성 신호 및 포트 등을 위해 VHDL에서 정수를 사용해야하는 경우 약간 혼란 스럽습니다. 최상위 포트에서 std_logic을 사용하지만 내부적으로 는 모든 곳에서 범위 정수를 사용하고있었습니다. 그러나 합성 대상 코드에만 부호있는 / 부호없는 부호를 사용해야한다고 말하는 사람들에 대한 몇 가지 언급을 우연히 발견했습니다. 서명하지 않은 상태로 사용하기 위해 현재 프로젝트를 진행하고 재 …

17 vhdl  synthesis