«synthesis» 태그된 질문

합성 신호 및 포트 등을 위해 VHDL에서 정수를 사용해야하는 경우 약간 혼란 스럽습니다. 최상위 포트에서 std_logic을 사용하지만 내부적으로 는 모든 곳에서 범위 정수를 사용하고있었습니다. 그러나 합성 대상 코드에만 부호있는 / 부호없는 부호를 사용해야한다고 말하는 사람들에 대한 몇 가지 언급을 우연히 발견했습니다. 서명하지 않은 상태로 사용하기 위해 현재 프로젝트를 진행하고 재 …

17 vhdl  synthesis 

디지털 장비가 전파하는 데 시간이 더 걸린다는 설명입니까? 예를 들어, 소프트웨어 합성은 하드웨어 합성에 비해 매우 느립니다.

14 analog  software  hardware  synthesis  synthesizer 

Logic Design 과정에서는 Karnaugh 맵 또는 Quine–McCluskey 알고리즘 을 사용하여 로직 기능을 최소화 할 수 있다는 것을 모두 배웠습니다 . 또한 "Do n't Care" 값이 최소화 가능성을 증가 시킨다는 것도 알게되었습니다 . 예를 들어 레지스터 파일을 가져옵니다. write_address및 write_data때 신호는별로 중요하지 않습니다 write_enable신호입니다 '0'. 따라서 이들 신호를 구동 하는 로직 …

11 vhdl  synthesis  optimization 

Verilog RTL을 일반 게이트 넷리스트로 변환 할 수있는 무료 또는 오픈 소스 합성 도구가 있습니까? (일반 NAND, NOR, XOR, D- 플롭 / 레지스터 등으로 구성. 최적화가 필요하지 않습니다.). 전체 언어가 아닌 경우 RTL의 "유용한"하위 집합 (Verilog 게이트 수준 넷리스트 이외)은 어떻습니까?

10 verilog  synthesis 

VHDL 변수가 합성 도구로 합성되는 두 가지 방법을 알고 있습니다. 조합 논리로 합성 된 변수 실수로 래치로 합성 된 변수 (초기화되지 않은 변수가 신호 또는 다른 변수에 지정된 경우) VHDL 변수를 합성 할 수있는 다른 방법은 무엇입니까? (예 : FF?로 해석 될 수 있습니까?)

9 vhdl  synthesis  rtl