일반 무료 Verilog 합성 도구?

Verilog RTL을 일반 게이트 넷리스트로 변환 할 수있는 무료 또는 오픈 소스 합성 도구가 있습니까? (일반 NAND, NOR, XOR, D- 플롭 / 레지스터 등으로 구성. 최적화가 필요하지 않습니다.). 전체 언어가 아닌 경우 RTL의 "유용한"하위 집합 (Verilog 게이트 수준 넷리스트 이외)은 어떻습니까?

Yosys 는 원하는 것을 정확하게 수행하고 Verilog-2005의 많은 부분을 지원합니다. Yosys와 합성 할 수있는 예제 는 https://github.com/cliffordwolf/yosys-bigsim/ 의 * / rtl / 디렉토리를 살펴보십시오.

공개 : 저는 Yosys의 저자입니다.

OSS 툴인 Icarus Verilog는 시뮬레이터가 매우 편리합니다. http://iverilog.icarus.com/

Verilog 시뮬레이션 및 합성 도구입니다. Verilog (IEEE-1364)로 작성된 소스 코드를 일부 대상 형식으로 컴파일하여 컴파일러로 작동합니다. 배치 시뮬레이션의 경우 컴파일러는 vvp 어셈블리라는 중간 형식을 생성 할 수 있습니다. 합성을 위해 컴파일러는 원하는 형식으로 넷리스트를 생성합니다. 적절한 컴파일러는 IEEE 표준 IEEE Std 1364-2005에 작성된 설계 설명을 구문 분석하고 정교화하기위한 것입니다.

Icarus Verilog는 진행중인 작업이며, 언어 표준도 여전히 유효하지 않기 때문에 항상있을 것입니다. 그렇습니다. 그러나 때때로 안정적인 릴리스를 수행하고 이러한 안정적인 릴리스에 나타나는 기능을 취소하지 않도록 노력할 것입니다.

주요 이식 대상은 Linux이지만 많은 유사한 운영 체제에서 잘 작동합니다. 다양한 사람들이 다양한 목표를 위해 사전 컴파일 된 바이너리의 안정적인 릴리스에 기여했습니다. 이 릴리스는 자원 봉사자들에 의해 포팅되므로, 사용 가능한 바이너리는 패키징에 시간이 걸리는 사람에 따라 다릅니다. Icarus Verilog는 명령 줄 도구로 해당 기타 운영 체제로 포팅되었으며 컴파일러가없는 사용자를위한 설치 프로그램이 있습니다. 안정적인 릴리스의 사전 컴파일 된 바이너리가 있지만 무료 도구로 완전히 컴파일 할 수도 있습니다.

나는 당신의 필요가 HDL 분석기와 Netlist Architect (HANA)에 의해 가장 잘 제공된다고 생각합니다 : https://sourceforge.net/projects/sim-sim/files / 그것은 거의 모든 Verilog 1995-2001 구성을 지원합니다. Verilog 형식의 일반 게이트로 출력을 생성합니다. 또한 맵핑 할 기술 라이브러리를 지정할 수 있습니다. 자체 라이브러리 형식이 있습니다.