NAND / NOR 게이트 만 사용하면 회로 지연이 증가합니까?

나는 학교에서 배움 NAND이나 NOR게이트로 논리 회로를 만들 수 있다는 것을 기억 합니다.

우선, 이것이 실제로 어떻게 수행되는지 궁금합니다. 즉, Intel이 CPU를 만들 때 NAND/ NOR게이트를 사용하여 모든 레지스터 등을 빌드 하거나 다른 일을하는 더 멋진 방법이 있습니까?

둘째로, 이런 식으로 모든 것을 구성하는 것이 AND/ OR/ NOT게이트를 사용하여 만든 회로에 비해 전파 지연을 증가시키는 지 궁금합니다 .

내가 사용하는 경우 알고 PMOS/ NMOS빌드 게이트 구성을 AND또는는 ORA와 반대로 2 단계로 나온다 NAND이나 NOR되는 양만을 1. 나는 당신이 할 수 있습니다 알고 있기 때문에 AND2에서이 계단식 NAND들과 OR2 개 캐스 캐 이드에서 NOR의, 그것은 제조업체가 NANDs와 NORs 를 모두 사용하는 한 전파 지연이 증가하지 않는 것처럼 보입니다 .

누구든지이 모든 것, 특히 제조 된 IC에서 실제로 행해지는 것에 대한 통찰력이 있습니까?

우선, 이것이 실제로 어떻게 수행되는지 궁금합니다. 즉, Intel이 CPU를 만들 때 NAND/ NOR게이트를 사용하여 모든 레지스터 등을 빌드 하거나 다른 일을하는 더 멋진 방법이 있습니까?

레지스터는 게이트로 만들어지지 않으며 대부분 전용 회로입니다. 인버터 ( NOT) 로 만들어진 것으로 볼 수 있지만 어느 정도까지만 가능합니다.

CMOS 기술에서 everlogic 회로가 인버터에 기초한다 : NOR및 NAND게이트 기본적 현명한 방식으로 배열 다중 입력이 단지 인버터이다. 따라서 반전 게이트는 비 반전 게이트보다 빠르며 NOT출력에서 게이트를 반전시키는 것 입니다.

또한 동적 로직에서는 NOT게이트를 어디에나 배치하는 것보다 두 개의 인 버팅 블록을 캐스케이드하는 것이 더 간단합니다 .

어떤 경우에는 회로가 분리 된 블록으로 구성 될 수 있으므로 출력이 버퍼링을 위해 하나 이상의 인버터를 통해 인터페이스되는 경우가있을 수 있습니다.

그리고 그 점에서 또 다른 이점이 있습니다 : 통합 . 서로 다른 게이트 수가 적 으면 회로를 배치하고 성능을 균일화하는 데 도움이됩니다. 종종 라이브러리에는 트랜지스터, 게이트, 연산자 또는 그 이상의 다른 수준의 복잡성에있는 논리 블록이 포함됩니다.

간단히 말해, 빠른 프로세서는 대부분 반전 게이트를 사용합니다.

CMOS에 대한 나의 성향은 기본 빌딩 블록을 인버터로 간주하고 그들 사이에 상호 연결이없는 독립적 인 "및"및 "또는"게이트를 임의로 조합 한 것입니다. 다음 기능 모두 :

not (X and (Y or Z))
not (X or (Y and Z))
not (X and Y and Z)
not (X or Y or Z)

후자의 두 개만이 이름을 가지고 있지만, 실리콘에서 본질적으로 동일한 비용을 갖는다. NAND 또는 NOR 게이트의 일부 조합을 사용하여 이전 두 기능을 작성하려고하면 직접 구현보다 훨씬 더 크고 느린 것이 생성됩니다.