답변:
대부분의 경우 피드백 파형의 주파수가 기준 파형의 주파수와 정확하게 일치하는지 확인하는 가장 좋은 방법은 두 파형이 고정 위상 관계를 유지하는지 여부를 관찰하는 것입니다. 피드백 파형의 주파수가 기준 파의 주파수보다 약간 높으면 위상은 사이클마다 증가하는 양만큼 기준 파형의 주파수를 유도합니다. 마찬가지로 주파수가 기준보다 낮 으면 각 사이클마다 위상이 지연됩니다. 기준 파형이 상당히 안정적인 경우 위상 잠금을 유지하려고하면 매우 안정적인 주파수 잠금이 발생합니다.
장기간 평균이 "워 블링"기준의 주파수와 일치하는 안정적인 주파수를 생성해야하는 경우와 같이 위상 잠금을 유지하는 것이 어렵거나 역효과를 낳는 경우가 있습니다. 이 경우, 주파수 잠금 루프가 위상 잠금 루프만큼 기준 주파수를 엄격하게 추적하지 않는다는 사실은 불리하지 않을 것입니다. 참조에 출력으로 전달됩니다. 그러나, 일반적으로 위상 동기 루프의 응답이 빡빡하면 주파수 동기 루프의 응답이 느슨할수록 바람직합니다.
보다 이론적 인 각도에서 주파수는 위상의 시간 미분입니다. 마찬가지로 위상은 주파수의 시간 적분입니다. 따라서 위상 검출기를 사용하여 VCO를 통해 주파수 를 제어 하는 경우 루프 주변에 통합이 있습니다. 또는 대략적으로 말하자면 저역 통과 필터링 효과입니다.
슈퍼 캣이 지적한 바와 같이, 얻을 수있는 이점은 참조에서 "워 블링"또는 심지어 글리치의 거부이다.
몇 년 전, BEE를 새로 만들었을 때, PLL을 사용하여 핫 플러깅 카드 (이것은 디지털 루프 캐리어 임)로 인해 백플레인 시계의 글리치가 특히 민감한 카드를 유발하는 문제를 해결했습니다. "잠금", 진행중인 모든 통화를 끊습니다. PLL은 글리치를 거부하여 평균적으로 백플레인 클록에 주파수가 고정 된 라인 카드에 안정적인 클록을 생성합니다.
주된 이유는 위상이 거의 제로 시간에 즉각적으로 측정 될 수있는 반면 많은 PLL 라이브러리 및 PLL 칩에 내장 된 Type II 위상 검출기와 같은 주파수는 적어도 하나의 클럭 사이클이 필요하기 때문입니다. 데이터를 사용하는 경우 신호의 주파수를 추출하기가 쉽지 않을 수 있습니다. 또한 글리치가 있으면 오류가 발생합니다.
배타적 OR 게이트 또는 다이오드 또는 트랜지스터 멀티 플라이어 페이즈 믹서와 같은 타입 I 위상 검출기에 대한 사이클이 스킵 될 때 F 검출은 포지티브 피드백이 없기 때문에 F 검출은 더 빠른 캡처 시간을 제공합니다. 그러나 이것들은 글리치에 더 강하고 잘못된 전이를 무시합니다.
위상 또는 사이클 수 또는 주파수 감지가 글리치에 영향을받지 않고 잡음이 많은 입력 신호에 적합하지는 않지만 아날로그 또는 유형 I 위상 검출기가있는 클록 합성을위한 넓은 범위의 입력 주파수 오류가있는 PLL 주파수 스케일링에 매우 유용합니다. 대역폭과 루프 게인을 늘리지 않고 넓은 캡처 범위에서 더 많은 어려움.
내가 가장 좋아하는 PLL은 TV 미사용 수직 블랭킹 간격 (VBI)에서 잡음이 많은 데이터를 캡처하는 것이 었습니다. 데이터는 각 필드 당 한 줄의 데이터에 대해 간단한 4Mb / s NRZ였습니다. NTSC의 경우 1/120 초 VCXO는 톱니 신호로 변환되었으며 데이터는 노이즈가 존재할 수있는 아날로그 방송이었습니다. ISI를 제거하기 위해 데이터를 코사인으로 상승시키고 톱니 신호의 위상을 샘플링 한 다음 다음 비트 전이까지 유지하는 하나의 샷 펄스로 분화시켰다. 필드 간 동기화를 유지할 수있을 정도로 안정적이지만 1 % 내에서 위상 오류를 수정할 수 있습니다. 우리는 이것을 80 년대 초반에 TRS-80의 VIC-20을 위해 실행 가능한 게임을 주기적으로 방송하는 데 사용하여 모든 게임을 빠르게 선택하도록 서버로 보내는 양방향 모뎀으로 보였습니다 (작은 파일)
S & H 회로를 사용하는 위상 검출기 신호는 항상 샘플링되는 신호의 복제 본인 오류 신호를 생성합니다. 필자의 경우에는 날카로운 톱니 신호입니다. 제로 위상 오류. 데이터 가장자리는 톱니 중앙과 일렬로 정렬됩니다.
수학적 관점에서 위상 검출기는 신호의 위상을 비교하지 않습니다. 일반적으로 위상 검출기는 비선형 기능 (예 : sin, sawtooth, 펄스 다발)을 생성하며, 이는 근사치에서 두 신호 간의 위상차에만 의존합니다. 홀 시스템의 복잡한 비선형 역학 (VCO + 위상 검출기 + 필터)은 위상 동기 루프가 VCO의 주파수를 입력 주파수와 동기화하도록합니다. PLL 기반 회로의 성능 특성 ( 홀드 인, 풀인 및 락인 범위) 을 개선하기 위해 PLL의 다양한 수정이 사용됩니다 . 고전적인 이론의 엄격한 수학적 정의 및 한계.)를 사용하여 주파수를 더 빠르고 더 강력한 방식으로 동기화합니다. 가장 보편적 인 위상 검출기 중 하나는 위상 주파수 검출기 (PFD)가 이러한 특성을 개선하기 위해 신호의 주파수 차이를 사용하도록 설계되었습니다. 아날로그 PLL 모델에 대한 좋은 수학적 개요는 위상 고정 루프 : 비선형 모델과 고전 이론의 한계에서 제공됩니다.