디커플링 캡 : 칩에 더 가깝지만 비아가 있거나 비아가 없는가?

이것은 디커플링에 대한 "아직도"질문 일지 모르지만 그 질문은 매우 정확하며 답을 찾을 수 없습니다.

신호를 팬 아웃 한 다음 수십 개의 디커플링 캡을 배치해야하는 40 핀 QFN이 있습니다. 설상가상으로, IC는 QFN 면적 (5mmx5mm)의 8 배를 차지하는 소켓에 있습니다. (소켓은 많은 면적을 차지하지만 상당한 기생을 추가 하지는 않습니다 ; 최대 75GHz 등급). 같은 레이어에서 ~ 7mm 반경 내에 구성 요소를 배치 할 수 없습니다. 소켓의 장착 구멍으로 인해 뒷면도 제한되어 있지만 적어도 뒷면에는 부분 부동산을 사용할 수 있습니다. 그러나 나는 그것을 위해 내려야 할 것입니다. 그러나 커패시터의 50 %를 뒷면의 칩 아래에 생성 된 열 접지 패들에 배치 할 수있었습니다.

이제 커플 링 캡과 핀 사이에 비아가 없어야하는 것을 여러 번 읽었습니다. 그러나 더 나쁜 것은 무엇입니까? 더 이상 와이어를 통해?

인덕턴스 측면에서 7mm 트레이스는 약 5-7nH입니다 ( http://chemandy.com/calculators/flat-wire-inductor-calculator.htm ). 22mil 직경 / 10mil 구멍은 1nH보다 훨씬 낮습니다 ( http://referencedesigner.com/rfcal/cal_13.php ).

pcb pcb-design decoupling-capacitor

— divB
소스

디커플링과 핀 사이에서 비아를 손상시키고 사용해야하는 경우 여러 비아를 사용할 수도 있습니다. RF 소켓에 대해 이야기하고 있지만 작업중 인 주파수 (아날로그) 또는 일반적인 상승 시간 (디지털)에 대해서는 언급하지 않았습니다.

— gommer

6 층 이상입니까? 그렇다면 파워 레이어를 단단히 연결하십시오. 물리적 커패시터보다 강한 디커플링 효과가 있습니다. 그런 다음 뚜껑을 더 멀리 두어 걱정할 필요가 없습니다.

— efox29

구멍을 뚫지 않고 옵션을 사용하는 것처럼 보이기 때문에 부동산을 돌려받을 수 있습니다

— anon

@ efox29 : 흥미로운 점입니다! 그것은 여전히 저작물에 있으며 많은 레이어를 "임의"할 수 있습니다. 문제 : 보드에 최소 6 개의 전압이 있고 문제의 QFN 칩 중 2 개를 사용합니다. 이 지역은 너무 크지 않을 것입니다. 이것을 어떻게 구현할 것인지 자세히 설명해 주시겠습니까? 어느 계층 순서, 하나의 계층에 여러 소모품 공급 여부 등

— divB

@ efox29 : 방금 Altera PDN 도구를 보았습니다. 비행기가 전체 보드 (예 : 10000x10000 mil)에 걸쳐 적용되어야하는 것처럼 보입니다. 너무 많은 소모품이 있으면 불가능합니다.

— divB

답변:

인덕턴스를 최소화하는 것에 대해 너무 강조하지 마십시오. 항상 거리로 해석되는 것은 아닙니다. 내가 당신이라면 핀과 캡 사이의 총 경로 인덕턴스에 대한 모든 기여를 최소화하기위한 조치를 취할 것입니다. 칩이 어떤 속도로 작동하는지 언급하지 않지만 QFN에 있다고 말합니다. 패키지 자체가 제한적일 때 디커플링을 추가하는 데 집착하는 경우가 종종 있습니다.

그래서 얼마나 미치겠 어? 각 섹션을 최소화 할 수 있습니다. 캡을 시작으로 값이 낮거나 MLCC 캡을 얻거나 디커플링 및 RF 랜드를 위해 만들어진 X2Y 변형이있는 경우 306 (603 옆으로 돌림), 201 등의 낮은 인덕턴스 패키지를 선택할 수 있습니다.

하나의 비아가 좋은 경우 다음 장착 전략은 두 가지가 아닙니다. 더 많은 병렬 비아는 더 낮은 임피던스 여야합니다. 0306 또는 201 스타일 캡을 수행하는 경우 사이드 트릭에 비아를 수행하고 루프 영역을 최소화하려고 다시 시도하십시오.

자 이제 상단에 올려 놓았습니다. 상단 레이어의 일부를 전력 측의 구리 홍수로 만듭니다. 그런 다음 맨 아래 5mil 이하의 다음 층에서 GND를 만듭니다. 소켓 핀에 여러 개의 비아를 사용하십시오. 이것은 위의 캡에서 해당 핀으로의 낮은 임피던스 경로를 제공합니다. FPGA의 HS 섹션에서 한 번 분석을 수행했습니다. 멋진 타이트한 평면 구조와 캡은 여러 비아를 사용하여 부품 바로 아래에서 성능이 우수한 커패시터를 설명했습니다.

마지막으로 더 나은 느낌을 원한다면 시뮬레이션이나 분석을 할 수 있습니다. PDN 디자인에 관한 많은 주제가 있습니다. 시뮬레이터가없는 경우 Altera의 무료 PDN Excel 도구를 확인하십시오 . 디자인 가이드에는 정말 좋은 정보가 있습니다.

나는 그 소켓이 꽤 멋지 기 전에 사용했으며 캡을 어디에 넣을 지에 대해서도 강조했습니다.

— 일부 하드웨어 가이
소스

훌륭한 답변과 Aterra PDN 도구는 놀랍습니다! 나는 약 7 개의 바이어스 전압 (또한 디캡이 필요함)과 2 개의 공급 장치를 작은 QFN (소켓 포함)에 가지고 있으므로 얼마나 혼잡했는지 상상할 수 있습니다. 따라서 소모품을 즉시 아래로 통과시키고 (4 개의 비아) 바닥에 매우 가까운 곳에 뚜껑을 닫습니다. (중요하지 않은) 가능한 한 두꺼운 와이어를 사용하여 바이어스를 걸고 더 먼 곳에서 위로 떨어 뜨립니다.

— divB

비아 솔루션이 더 좋습니다. 그러나 소켓을 사용하고 있기 때문에 소켓이 전반적인 성능 (디커플링 커패시터에 대한 인덕턴스)을 결정 (결국 악화)하여 결국에는 당신이하는 일이 중요하지 않을 것으로 예상합니다. 비아 또는 긴 트레이스.

그러나 비아 솔루션이 수용 가능하다면 (열 문제와 관련하여) 그 것을 선택합니다.

공간이 사용 가능한 경우 패드를 두 곳에 모두 배치 한 다음 나중에 어떤 솔루션이 더 나은지 결정하거나 측정 할 수 있습니다.

— 비펠 렉키
소스

어쩌면 소켓을 언급하지 않았을 수도 있지만 소켓은 성능을 제한하지 않습니다 (최대 76GHz에 이르는 700 $ Ironwood 엘라스토머 소켓입니다. 기생을 거의 추가하지 않습니다).

— divB

전체 지역이 무엇이든 절대적으로 혼잡하기 때문에 두 곳 모두 작동하지 않습니다. 소켓이 있거나없는 보드 하나를 할 수 있습니다. 그러나 그것은 내가 피하고 싶은 것입니다.

— divB

최대 76GHz의 엘라스토머 소켓 OK, 나는 실제 소켓을 묘사했습니다. 그러나 당신은 그것을 사용하지 않습니다. 엘라스토머 소켓 유형에 대해 알고 있으며 과거에 사용했습니다. 그러면 소켓의 인덕턴스는 그렇게 크지 않을 것입니다. 그때 비아 솔루션을 갈 것입니다.

— Bimpelrekkie

Ironwood에 따르면 이러한 소켓의 소켓 인덕턴스는 0.1nH 미만인 것으로 보입니다. 매우 흥미로운 기술. 어쨌든 낮은 인덕턴스를 최적화합니다.

— Manu3l0us

@ Manu3l0us "소켓"은 칩을 PCB에 고정 / 푸시 / 클램프하는 구조와 비슷합니다. 모든 핀이 올바르게 연결되도록 보장 할 수는 없으므로 전도성 채널 (골드 와이어)이있는 엘라스토머가 PCB와 칩 사이에 배치됩니다. 이 엘라스토머는 작지만 (패키지 칩의 크기) 매우 비싸고 칩을 여러 번 교체하면 일정 시간이 지나면 마모됩니다.

— Bimpelrekkie