모든 디지털 위상 잠금 루프

외부 구성 요소 (ADC 이외)를 사용하지 않고 FPGA에서 위상 잠금을 구현하려고합니다. 단순 이진 펄스에 대한 간단한 잠금이 적합합니다. 신호의 주파수는 클럭의 ~ 0.1-1 %입니다. 온보드 시계 PLL은 일반적으로 다음과 같은 이유로 사용할 수 없습니다.

1. 구성 할 수 없습니다 (합성 중에 설정).
2. 불안감.
3. 필요한 빈도를 지원하지 마십시오.

나는 문헌을 정리하고 몇 가지 이진 위상 고정 루프를 발견했습니다. 원하는 경우 링크를 게시 할 수있는 가장 주목할만한 "펄스 훔치기"디자인. 나는 약간의 성공으로 구현하고 합성했지만 지터와 잠금 범위는 광고 된 것만 큼 좋지 않았습니다. 또한 외부 DVCO를 사용하여 성공했지만 모든 것을 칩으로 구현할 수 있는지 선호합니다.

디지털 회로 설계 또는 올바른 방향의 힌트조차도 도움이 될 것입니다 (잠시 동안 이것에 대해 머리를 두드리고 있습니다). 입증 된 FPGA 구현은 훌륭하지만 예상되지는 않습니다.

추가됨 10-27-2010

내가 사용한 실제 DPLL 디자인에는 루프 필터 ( "펄 훔치기"가 아니라 제대로 작동하지 않는 노트를 겪고 있음)로 "랜덤 워크 필터"가 있으며, 그러면 클럭 펄스를 DCO로 구동합니다. . 잠금 범위는 DCO의 분배기를 통해 설정됩니다. 루프의 감도는 랜덤 보행의 길이를 변경하여 설정됩니다.

이것이 발견 된 논문은이 포스트의 끝에 인용됩니다. 직접 구현 한 후에 실제로 OpenCores에서 이미 구현 된 것을 발견했지만 지난 몇 개월 동안 프로젝트가 삭제되었지만 누군가가 원하면 Verilog 파일이 저장되었습니다.

야마모토, H .; 모리, S .; , "새로운 종류의 순차 필터를 사용하는 이진 양자화 된 모든 디지털 위상 고정 루프의 성능", 통신, IEEE 트랜잭션 on vol.26, no.1, pp. 35-45, 1978 년 1 월

도 : 10.1109 / TCOM.1978.1093972

URL : http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895

목표 주파수, 지터 및 루프 대역폭 (필요한 안정화 시간)에 대한 자세한 내용을 게시 할 수 있습니까? 또한 어떤 종류의 발진기를 사용하고 싶습니까 (DAC 외부, 디더링이 있거나없는 것, 온칩 디지털 카운터 / 누산기)?

디지털 "오실레이터"(예 : 오버플로 누산기)와 지터에 만족한다면 나머지 회로는 매우 간단 할 수 있습니다.

• 기준과 (선택적으로 분할 된) PLL 출력 사이의 사이클 수를 계산하는 카운터 (PFD)
• 디지털 필터-통합 (누적 기)을 수행하고 루프를 안정화하기 위해 0 (빼기 (또는 플러스?) 스케일링 된 PFD 출력)을 가정하고 선택적으로 루프 대역폭 위의 하나 이상의 극을 줄이면 기준 주파수에서 제어 값 "리플"(fref 인 경우에만 중요)
• 디지털 필터 출력 (DVCO 제어 값)의 최상위 비트는 오버플로 누산기 (DVCO)에 대한 입력으로 제공됩니다.

루프 대역폭은 안정화 시간으로 강제하지 않는 경우 모든 구성 요소의 노이즈 기여도에 따라 결정합니다.

• 지터가 주로 기준 또는 PFD에서 오는 경우 더 작은 대역폭을 사용하십시오.
• 오실레이터에서 잡음이 발생하면 증가 시키십시오.

기준 신호가 위상 또는 주파수 변조 된 경우 기준을 변조하는 신호의 최소 주파수보다 낮은 루프 대역폭을 사용하십시오.

출력 주파수가 클럭 주파수와 비슷하거나 같거나 낮은 지터 또는 매우 빠른 잠금 범위가 필요한 경우 더 까다로운 기법이 사용됩니다. 아마도 귀하의 경우에는 FPGA 구현에 적합하지 않은 것 외에도 필요하지 않을 수도 있습니다.

약간의 지터를 허용 할 수 있지만 대부분 데이터 복구를 위해 드리프트 클럭에 대해 정확한 클럭킹이 필요한 경우 CAN 표준 PLL (PDF의 67 페이지에서 시작) 과 같은 것을 구현할 수 있습니다 . 이것은 오버 플로우 카운터를 기반으로 작동하며 명목상 올바르게 튜닝되어야하지만 들어오는 펄스 스트림의 에지까지 동기화합니다.